JPH0355879A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0355879A JPH0355879A JP1193366A JP19336689A JPH0355879A JP H0355879 A JPH0355879 A JP H0355879A JP 1193366 A JP1193366 A JP 1193366A JP 19336689 A JP19336689 A JP 19336689A JP H0355879 A JPH0355879 A JP H0355879A
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- 238000004519 manufacturing process Methods 0.000 title description 4
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型半導体装置に関する．〔発明の概要
〕 本発明は、ＭＯＳ型半導体装置において、半導体基板表
面付近に半導体基板と逆導電型の高濃度不純物領域を設
け、高濃度不純物領域の下側に低濃度不純物領域を設け
、高濃度不純物領域および低濃度不純物領域の一部を開
口して、半導体基板表面が露出するようにトレンチを設
け、トレンチの底面付近の半導体基板に高濃度不純物領
域を設け、トレンチの側壁にゲート酸化膜を介して、テ
ーパー状のゲート電極を設けたことにより、トレンチの
底面付近の高濃度不純物領域をソースとし、トレンチの
側壁の半導体基板表面付の高濃度不純物領域をドレイン
とした縦方向の高耐圧トランジスタが形威されたため、
従来の横方向の高耐圧トランジスタに比べ、セル面積が
縮小され、集積化を容易にしたものである． 〔従来の技術〕 従来、第２図に示したように、半導体基板１表面付近に
ゲート酸化膜を介してゲート電極を設け、ゲート電極６
の両側の半導体基板１表面付近に半導体基ｉｆと逆導電
型の低濃度不純物頭域２を設け、ゲート電極６の両側の
半導体基板１表面付近に間隔をあけて半導体基板ｌと逆
導電型の高濃度不純？Ｉ Ｓｉ域４を設けることにより
、ＭＯＳ型高耐圧トランジスタが形成されていた。
〕 本発明は、ＭＯＳ型半導体装置において、半導体基板表
面付近に半導体基板と逆導電型の高濃度不純物領域を設
け、高濃度不純物領域の下側に低濃度不純物領域を設け
、高濃度不純物領域および低濃度不純物領域の一部を開
口して、半導体基板表面が露出するようにトレンチを設
け、トレンチの底面付近の半導体基板に高濃度不純物領
域を設け、トレンチの側壁にゲート酸化膜を介して、テ
ーパー状のゲート電極を設けたことにより、トレンチの
底面付近の高濃度不純物領域をソースとし、トレンチの
側壁の半導体基板表面付の高濃度不純物領域をドレイン
とした縦方向の高耐圧トランジスタが形威されたため、
従来の横方向の高耐圧トランジスタに比べ、セル面積が
縮小され、集積化を容易にしたものである． 〔従来の技術〕 従来、第２図に示したように、半導体基板１表面付近に
ゲート酸化膜を介してゲート電極を設け、ゲート電極６
の両側の半導体基板１表面付近に半導体基ｉｆと逆導電
型の低濃度不純物頭域２を設け、ゲート電極６の両側の
半導体基板１表面付近に間隔をあけて半導体基板ｌと逆
導電型の高濃度不純？Ｉ Ｓｉ域４を設けることにより
、ＭＯＳ型高耐圧トランジスタが形成されていた。
しかし、従来の技術では、ＭＯＳ型高耐圧トランジスタ
が、横方向に形威されていたため、集積化が困難である
という問題点を有していた．〔課題を解決するための手
段〕 上記の問題点を解決するために、この発明は半導体基板
表面付近に設けられたトレンチの側壁に高耐圧トランジ
スタを縦方向に形威した．〔作用〕 上記のごとく形威された半導体装置は、トレンチの側壁
に縦型の高耐圧トランジスタを形成したため、高耐圧ト
ランジスタのセル面積が縮小された． 従って、半導体装置の集積化を可能とした．〔実施例〕 本発明の実施例を図面に基づいて詳細に説明する．第１
図ｆａｔ〜［Ｃ）は、本発明のＭＯＳ型高耐圧半導体装
置の製造工程順断面図を、製造工程順にｎチャネル型を
例にとって示したものである．第１図（ａｌに示した工
程で、Ｐ形半導体基板１の表面付近に、Ｐ０等のｎ型ド
ーバントのイオン注入を行い、低濃度不純物ＳＪ［：ｔ
！！２を形威した後、低濃度不純物領域２の−・部をあ
るいは、低濃度不純物領域２を少なくとも２個に分離す
るように開口して半導体基板１表面に達するトｌ７・ン
チ３を形威し、全面にあるいは、インブラマスクを用い
て部分的にＡ ！ ＋またはＰ゛等のｎ型ド・−バント
のイオン注入を行い、高濃度不純物領域４を形或する．
次に、第１図山）に示ｚ２た工程で、全面に酸化膜５を
形威した後、全面ｒボリシリコンを堆積し、異方性のエ
ッチングによりトレンチ３の便壁にテーバ・一状のゲー
ト電極６を形威ずる４次に、第１図（Ｃ）に示した工程
で、層間絶縁膜７を形成し、コンタクトホ・−ル８′＋
形成すく・．、τの後は図示し，ないが、Ａｌ等により
配綿を形威し、保穫膜を形成して完威する。
が、横方向に形威されていたため、集積化が困難である
という問題点を有していた．〔課題を解決するための手
段〕 上記の問題点を解決するために、この発明は半導体基板
表面付近に設けられたトレンチの側壁に高耐圧トランジ
スタを縦方向に形威した．〔作用〕 上記のごとく形威された半導体装置は、トレンチの側壁
に縦型の高耐圧トランジスタを形成したため、高耐圧ト
ランジスタのセル面積が縮小された． 従って、半導体装置の集積化を可能とした．〔実施例〕 本発明の実施例を図面に基づいて詳細に説明する．第１
図ｆａｔ〜［Ｃ）は、本発明のＭＯＳ型高耐圧半導体装
置の製造工程順断面図を、製造工程順にｎチャネル型を
例にとって示したものである．第１図（ａｌに示した工
程で、Ｐ形半導体基板１の表面付近に、Ｐ０等のｎ型ド
ーバントのイオン注入を行い、低濃度不純物ＳＪ［：ｔ
！！２を形威した後、低濃度不純物領域２の−・部をあ
るいは、低濃度不純物領域２を少なくとも２個に分離す
るように開口して半導体基板１表面に達するトｌ７・ン
チ３を形威し、全面にあるいは、インブラマスクを用い
て部分的にＡ ！ ＋またはＰ゛等のｎ型ド・−バント
のイオン注入を行い、高濃度不純物領域４を形或する．
次に、第１図山）に示ｚ２た工程で、全面に酸化膜５を
形威した後、全面ｒボリシリコンを堆積し、異方性のエ
ッチングによりトレンチ３の便壁にテーバ・一状のゲー
ト電極６を形威ずる４次に、第１図（Ｃ）に示した工程
で、層間絶縁膜７を形成し、コンタクトホ・−ル８′＋
形成すく・．、τの後は図示し，ないが、Ａｌ等により
配綿を形威し、保穫膜を形成して完威する。
この発明は、以下の説明で明らかなように、ＭＯＳ型半
導体装置において、半導体基板表面付近に設けられたト
レンチの側壁に縦型の高耐圧トランジスタを形威したた
め、高耐圧トランジスタのセル面積が縮小されるという
効果を有する．従って、本発明はＭＯＳ型半導体装置の
集積化を可能としたものである．
導体装置において、半導体基板表面付近に設けられたト
レンチの側壁に縦型の高耐圧トランジスタを形威したた
め、高耐圧トランジスタのセル面積が縮小されるという
効果を有する．従って、本発明はＭＯＳ型半導体装置の
集積化を可能としたものである．
第１図ｔａ＋〜（Ｃｌは本発明の半導体装置の製造工程
順断面図、第２図は従来の半導体装置の製造工程順断面
図である． Ｐ型半導体基板 ｎ型低濃度不純物領域 トレンチ ｎ型高濃度不純物領域 ゲート酸化膜 ゲート電極 ７ ・層間絶縁膜 ８ ・コンタクトホール 以 上
順断面図、第２図は従来の半導体装置の製造工程順断面
図である． Ｐ型半導体基板 ｎ型低濃度不純物領域 トレンチ ｎ型高濃度不純物領域 ゲート酸化膜 ゲート電極 ７ ・層間絶縁膜 ８ ・コンタクトホール 以 上
Claims (1)
- 半導体基板表面付近に、前記半導体基板と逆導電型の
高濃度不純物領域を設け、前記高濃度不純物領域の下側
に前記半導体基板と逆導電型の低濃度不純物領域を設け
、前記高濃度不純物領域および前記低濃度不純物領域の
一部を開口して、前記半導体基板表面が露出するように
溝を設け、前記溝の底面付近の前記半導体基板に高濃度
不純物領域を設け、前記溝の側壁および底面の一部にゲ
ート酸化膜を介して、テーパー状のゲート電極を設けた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193366A JP2832543B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193366A JP2832543B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355879A true JPH0355879A (ja) | 1991-03-11 |
| JP2832543B2 JP2832543B2 (ja) | 1998-12-09 |
Family
ID=16306717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193366A Expired - Lifetime JP2832543B2 (ja) | 1989-07-24 | 1989-07-24 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832543B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0993049A1 (de) * | 1998-09-30 | 2000-04-12 | Siemens Aktiengesellschaft | Vertikaler Feldeffekttransistor mit ringförmigem Graben-Gate und Verfahren zu dessen Herstellung |
| US6160288A (en) * | 1998-02-20 | 2000-12-12 | Nec Corporation | Vertical type misfet having improved pressure resistance |
-
1989
- 1989-07-24 JP JP1193366A patent/JP2832543B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6160288A (en) * | 1998-02-20 | 2000-12-12 | Nec Corporation | Vertical type misfet having improved pressure resistance |
| EP0993049A1 (de) * | 1998-09-30 | 2000-04-12 | Siemens Aktiengesellschaft | Vertikaler Feldeffekttransistor mit ringförmigem Graben-Gate und Verfahren zu dessen Herstellung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2832543B2 (ja) | 1998-12-09 |
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