JPH0334720A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的］
（産業上の利用分野）
本発明は、バイポーラトランジスタとＭＯＳトランジス
タを組み合わせたＢ１ＭＯＳ回路を含む半導体集積回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor integrated circuit including a B1MOS circuit that combines a bipolar transistor and a MOS transistor.
（従来の技術）
バイポーラトランジスタの負荷駆動能力の高さとＭＯＳ
トランジスタの集積度の高さの利点を併せ持つＢｉＭＯ
３回路は、半導体メモリやゲートアレイ等のディジタル
集積回路で高集積化と高速性を実現する手段として最近
広く用いられている。なかでも低消費電力特性を持つＣ
ＭＯ３回路とバイポーラトランジスタを組み合わせたＢ
ｉＣＭＯ８回路は、有用である。(Prior technology) High load driving ability of bipolar transistors and MOS
BiMO, which has the advantage of high transistor integration
3 circuits have recently been widely used as a means of achieving high integration and high speed in digital integrated circuits such as semiconductor memories and gate arrays. Among them, C has low power consumption characteristics.
B combines MO3 circuit and bipolar transistor
iCMO8 circuits are useful.
第４図は、従来のＢ１ＣＭＯＳバッファ回路の代表的な
構成を示す。入力部の高入力インピーダンスを持つＣＭ
ＯＳゲートとして、ここではｐチャネルＭＯＳトランジ
スタＭｌとｎチャネルＭＯＳトランジスタＭ２を用いた
ＣＭＯＳインバータを用いている。このＣＭＯＳインバ
ータの出カノードＡにはｎｐｎトランジスタＱｌのベー
スが接続されている。バイポーラトランジスタＱｌは出
力端子Ｖ ｏｕｔの負荷充電用であって、コレクタが電
源Ｖｃｃに接続され、エミッタが出力端子に接続されて
いる。出力負荷放電回路として、出力端子と接地電位間
に設けられた放電用のｎｐｎトランジスタＱ２と、第１
．第２のｎチャネルＭＯ８トランジスタＭ３．Ｍ４が設
けられている。FIG. 4 shows a typical configuration of a conventional B1CMOS buffer circuit. CM with high input impedance at the input section
As the OS gate, a CMOS inverter using a p-channel MOS transistor M1 and an n-channel MOS transistor M2 is used here. The base of an npn transistor Ql is connected to the output node A of this CMOS inverter. The bipolar transistor Ql is used for charging the load of the output terminal V out, and has a collector connected to the power supply Vcc and an emitter connected to the output terminal. As an output load discharge circuit, a discharge npn transistor Q2 provided between the output terminal and the ground potential, and a first
．． Second n-channel MO8 transistor M3. M4 is provided.
第１のＭＯＳトランジスタＭ３は、ＣＭＯＳインバータ
への入力により制御されて放電用ＭＯＳトランジスタＱ
２のコレクタ・ベース間を選択的に短絡するものであり
、第２のＭＯ３Ｉ−ランジスタＭ４はＣＭＯＳインバー
タの出力ノードＡにより制御されて第１のＭＯＳトラン
ジスタＱ３とは相補的に動作して選択的に放電用トラン
ジスタＱ２のベースの蓄積電荷を放電するためのもので
ある。The first MOS transistor M3 is controlled by the input to the CMOS inverter and is connected to the discharge MOS transistor Q.
The second MO3I-transistor M4 is controlled by the output node A of the CMOS inverter and operates complementary to the first MOS transistor Q3 to selectively short-circuit the collector and base of the second MO3I transistor. This is for discharging the accumulated charge at the base of the discharging transistor Q2.
第５図は、このＢ１ＣＭＯＳバッファ回路の人出力伝達
特性である。電ｉ電位をＶＣＣ１接地電位をＶｓｓで示
している。入力電位ＶＩＮがＶＳＳおよびＶｃｃの時の
出力電位Ｖ。ＵＴに注目すると、ｖ 、Ｎ１１１１１Ｖ
ｓｓのとき、ＶＯＵＴ −ｖｃｃ−ｖＰであり、Ｖ Ｉ
Ｎ−Ｖｃｃのとき、Ｖｏｕｔ ＝Ｖｓｓ＋ＶＦである。FIG. 5 shows the human output transfer characteristics of this B1CMOS buffer circuit. The electric potential is indicated by VCC1, and the ground potential is indicated by Vss. Output potential V when input potential VIN is VSS and Vcc. Focusing on UT, v , N11111V
ss, VOUT -vcc-vP, and V I
When N-Vcc, Vout=Vss+VF.
ここで■、は、第６図に示すようにバイポーラトランジ
スタの順方向立上り電圧（通常０．５ｖ程度）である。Here, ■ is the forward rising voltage (usually about 0.5 V) of the bipolar transistor, as shown in FIG.
すなわちｖ ｏｕｒの論理レベルは、“Ｌ″レベルＶｓ
ｓよりＶＰだけ高く、“Ｈ”レベルでＶｃｃよりＶＦだ
（す低い。また■。、Ｊ丁が“Ｈ″レベルとき、接地側
のｎｐｎ トランジスタＱ２およびＭＯＳトランジスタ
Ｍ３はオフであり、電源側のｎｐｎ トランジスタＱｌ
は、出力電位がこれより上昇しようとするとオフになる
から、ｖｏＵＴはフローティング状態にある。一方■。In other words, the logic level of v our is "L" level Vs
VP is higher than s, and VF is lower than Vcc at "H" level. npn transistor Ql
is turned off when the output potential attempts to rise above this level, so voUT is in a floating state. On the other hand ■.
ＬＩＴが′Ｌ”レベルのときは、電源側のｎｐｎトラン
ジスタＱｌはオフであり、また接地側のｎｐｎ トラン
ジスタＱ２によってこれ以上電位上昇はないから、これ
もＶ。ＬＩＴがフローイングの状態といえる。更に、各
フローティング状態の上限と下限を見ると、“Ｌ”レベ
ル・フローティングでは、上限がＶＦ。When LIT is at the 'L' level, the npn transistor Ql on the power supply side is off and the potential does not rise any further due to the npn transistor Q2 on the ground side, so this is also V. It can be said that LIT is in a flowing state. Furthermore, looking at the upper and lower limits of each floating state, in "L" level floating, the upper limit is VF.
下限が−■、であり、′Ｈ”レベル・フローティングで
は、下限はＶｃｃ−Ｖ、であるが上限はない。The lower limit is -■, and in 'H'' level floating, the lower limit is Vcc-V, but there is no upper limit.
したがってこの従来のＢ１ＣＭＯＳバッファ回路では、
出力電位Ｖ。ＵＴが“Ｈ”レベルの状態にあって何等か
の外乱によって７１源電位がΔＶだけ高くなると、出力
電位Ｖ ＯＵＴもΔＶだけ高くなるが、その後電源電位
が元に戻っても出力電位はもどることはなく、Ｖｏｕｔ
＝Ｖｃｃ−Ｖｐ ＋ΔＶノ値を保つ。これは、次段の
回路の誤動作の原因となり、また高電圧によって回路の
信頼性が低下する。Therefore, in this conventional B1CMOS buffer circuit,
Output potential V. If UT is in the "H" level state and the 71 source potential increases by ΔV due to some disturbance, the output potential V OUT will also increase by ΔV, but even if the power supply potential returns to its original level after that, the output potential will return to its original value. No, Vout
=Vcc-Vp +ΔV is maintained. This causes malfunction of the next stage circuit, and the high voltage reduces the reliability of the circuit.
（発明が解決しようとする課題）
以上のように従来のＢｉＣＭＯ３回路では、出力のＨ“
レベル中フローティング状態に上限かないために、ノイ
ズの影響で回路が誤動作しやすく、また回路の信頼性が
低下するという問題があった。(Problems to be Solved by the Invention) As described above, in the conventional BiCMO3 circuit, the output is
Since there is no upper limit to the floating state during the level, there are problems in that the circuit is likely to malfunction due to the influence of noise and the reliability of the circuit is reduced.
本発明は、この様な問題を解決した半導体集積回路を提
供することを目的とする。An object of the present invention is to provide a semiconductor integrated circuit that solves these problems.
［発明の構成］
（課題を解決するための手段）
本発明は、ＭＯＳゲート回路と、このＭＯＳゲート回路
の出力により駆動される出力負荷充電用バイポーラトラ
ンジスタと、前記ＭＯＳゲート回路の人出力により駆動
されて出力負荷を放電する放電回路とを有するＢｉＭＯ
８回路を持つ集積回路において、出力端子と電源との間
に出力端子の電位を電源電位の変動に追随させる極性で
ダイオードが設けられていることを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention includes a MOS gate circuit, an output load charging bipolar transistor driven by the output of the MOS gate circuit, and a bipolar transistor driven by the human output of the MOS gate circuit. and a discharge circuit for discharging the output load.
An integrated circuit having eight circuits is characterized in that a diode is provided between the output terminal and the power supply with a polarity that causes the potential of the output terminal to follow fluctuations in the power supply potential.
（作 用）
本発明によれば、出力端子の“Ｈ”レベル・フローティ
ング状態の電位の上限がダイオードによって設定される
。すなわちノイズ等により電源電位が上昇した場合、そ
の後電源電位が復帰したときにはダイオードの働きによ
って出力の“Ｈ＃レベル・フローティング状態の電位も
電源電位の変化に追随して復帰する。これにより、次段
の回路の誤動作等が防止される。(Function) According to the present invention, the upper limit of the potential of the output terminal in the "H" level floating state is set by the diode. In other words, when the power supply potential rises due to noise or the like, when the power supply potential returns, the output "H# level" floating state potential follows the change in the power supply potential and returns to its original state due to the action of the diode. This prevents circuit malfunctions, etc.
（実施例〕 以下、本発明の詳細な説明する。(Example〕 The present invention will be explained in detail below.
第１図は、一実施例のＢ１ＣＭＯＳバッファ回路である
。従来の第４図と対応する部分には第４図と同一符号を
付して詳細な説明は省略する。FIG. 1 shows a B1CMOS buffer circuit of one embodiment. The same reference numerals as in FIG. 4 are given to parts corresponding to those in the conventional FIG. 4, and detailed explanation thereof will be omitted.
ＣＭＯＳインバータを構成するｐチャネルＭＯＳトラン
ジスタＭｌとｎチャネルＭＯＳトランジスタＭ２、トー
テム・ボール接続された充電用のｎｐｎトランジスタＱ
ｌと放電用のｎｐｎ トランジスタＱ２および、放電用
のトランジスタＱ２を制御するための二つのｎチャネル
ＭＯＳトランジスタＭ３．Ｍ４からなる基本構成は従来
と同様である。この実施例では、図示のように出力端子
と電源Ｖｃｃとの間に出力端子の電位上昇を制限する極
性でダイオードＤが接続されている。ダイオードＤはこ
こではｐｎ接合ダイオードまたはショットキー・ダイオ
ードである。A p-channel MOS transistor Ml and an n-channel MOS transistor M2 forming a CMOS inverter, and an npn transistor Q for charging connected to a totem ball.
an npn transistor Q2 for discharging, and two n-channel MOS transistors M3 for controlling the transistor Q2 for discharging. The basic configuration consisting of M4 is the same as the conventional one. In this embodiment, as shown in the figure, a diode D is connected between the output terminal and the power supply Vcc with a polarity that limits the potential rise of the output terminal. Diode D is here a pn junction diode or a Schottky diode.
第２図を参照してこの実施例のＢ１ＣＭＯＳバッファ回
路の動作を説明する。第２図は、入力電位ＶＩＮがＶｃ
ｃからＶＳＳに遷移した場合の、ＶＩＮとＣＭＯＳゲー
トの出力ノードＡの電位ＶＡおよび出力電位Ｖ ０ＬＩ
７の変化を、電源電位ＶＣＣがΔＶ（−２Ｖ）だけ正方
向に変動を受けた場合を含めて示している。時刻ｔｌで
ＶＩＮがＶｃｃ−５Ｖから下がり始め、時刻ｔ２でＶｓ
ｓ−ＯＶになり、時刻ｔ３でノードＡの電位はＶＡ−５
Ｖとなり、出力電位はＶ ｏｕＴ−Ｖ ｃｃ −Ｖ 、
−４、５Ｖに達する。The operation of the B1CMOS buffer circuit of this embodiment will be explained with reference to FIG. FIG. 2 shows that the input potential VIN is Vc
VIN and the potential VA of the output node A of the CMOS gate and the output potential V 0LI when transitioning from c to VSS
7, including the case where the power supply potential VCC is changed in the positive direction by ΔV (-2V). At time tl, VIN begins to fall from Vcc-5V, and at time t2, it drops to Vs.
s-OV, and the potential of node A becomes VA-5 at time t3.
V, and the output potential is Vout-Vcc-V,
It reaches -4.5V.
時刻ｔ４でノイズが入って電源電位Ｖｃｃが例えばΔｖ
−２ｖの上昇を示したとすると、これに追随してＶＡは
７ｖまで上昇し、■ｏＵＴも６．５Ｖまで上昇する。そ
の後電源電位Ｖｃｃが５Ｖまで復帰した場合、もしダイ
オードＤがなければ、既に述べたように出力電位ｖ ｏ
ｕ’ｒは復帰することなく、−点鎖線で示すように６．
５ｖを維持する。ところがこの実施例ではこの時、ダイ
オードＤが働いて、出力電位は電源電位の復帰にしたが
って低下し、Ｖ ＯＵＴ −Ｖ ｃｃ＋Ｖ ｐｏ （Ｖ
ｐｏはダイオードＤの順方向立上り電圧）にクランプ
される。ｖｐｏ−０，５■とすれば、電源電位が復帰し
たとき図示のように、ＶＯＬＩ７ ＝５． ５Ｖにクラ
ンプされる。At time t4, noise enters and the power supply potential Vcc becomes, for example, Δv.
If it shows a rise of -2v, VA will follow this and rise to 7v, and ■oUT will also rise to 6.5V. After that, when the power supply potential Vcc returns to 5V, if there is no diode D, the output potential V o
6. u'r does not return, as shown by the - dotted chain line.
Maintain 5v. However, in this embodiment, the diode D operates at this time, and the output potential decreases as the power supply potential returns to V OUT -V cc +V po (V
po is clamped to the forward rising voltage of diode D). If vpo-0,5■, when the power supply potential is restored, VOLI7 =5. Clamped to 5V.
この様にこの実施例によれば、出力電位がＶｃｅＶＰよ
り大きくなった“Ｈ＃レベル・フローディング状態でも
、ダイオードＤによってその上限がＶｃｃ＋Ｖｐｏ以上
の電位になることが防止される。As described above, according to this embodiment, even in the "H# level flooding state where the output potential is higher than VceVP, the diode D prevents the upper limit from becoming a potential higher than Vcc+Vpo.
すなわちこの実施例によれば、“Ｈ”レベル・フローテ
ィングの上限が設定されたことになり、したがって次段
の回路の誤動作等を防止することができる。また高電圧
が次段の回路に加わらないため、信頼性も向上する。That is, according to this embodiment, the upper limit of "H" level floating is set, and therefore malfunction of the next stage circuit can be prevented. Reliability is also improved because high voltage is not applied to the next stage circuit.
本発明は、上記実施例に限られない。例えばダイオ−ド
ルとしては、ｐｎ接合ダイオードまたはショットキー・
ダイオード等の狭義のダイオードの他に、第３図（ａ）
〜（ｒ）に示すように、ダイオード接続したバイポーラ
トランジスタまたはＭＯＳトランジスタを利用すること
ができる。The present invention is not limited to the above embodiments. For example, the diode may be a pn junction diode or a Schottky diode.
In addition to diodes in the narrow sense such as diodes, Fig. 3(a)
As shown in ~(r), a diode-connected bipolar transistor or MOS transistor can be used.
（ａ）は、ベース・コレクタを共通接続したｎｐｎトラ
ンジスタＱ３をダイオードとして用いた例、（ｂ）はベ
ース・エミッタを共通接続したｎｐ ｎｔ＜イボーラト
ランジスタＱ４をダイオードとして用いた例、（Ｃ）は
ベース・エミッタを共通接続したｐｎｐトランジスタＱ
５をダイオードとして用いた例、（ｄ）はベース・コレ
クタを共通接続したｐｐｎ トランジスタＱ８をダイオ
ードとして用いた例、（ｅ）はゲート・ドレインを共通
接続したｎチャネルＭＯＳトランジスタＭ５をダイオー
ドとして用いた例、（ｆ）はゲート・ソースを共通接続
したｐチャネルＭＯＳトランジスタＭ６をダイオードと
して用いた例である。(a) is an example in which an npn transistor Q3 whose base and collector are commonly connected is used as a diode, (b) is an example in which an np nt<Ibora transistor Q4 whose base and emitter are commonly connected is used as a diode, (C) is a pnp transistor Q whose base and emitter are commonly connected.
5 is used as a diode, (d) is an example where a ppn transistor Q8 whose base and collector are commonly connected is used as a diode, and (e) is an example where an n-channel MOS transistor M5 whose gate and drain are commonly connected is used as a diode. Example (f) is an example in which a p-channel MOS transistor M6 whose gate and source are commonly connected is used as a diode.
また実施例では放電用トランジスタとしてバイポーラト
ランジスタＱ２を用いたが、これをＭＯＳトランジスタ
により構成した場合も本発明は有効である。さらに実施
例では、ＭＯＳゲートの例としてＣＭＯＳインバータを
示したが、これがＮＯＲゲートやＮＡＮＤゲートである
場合も同様に本発明は有効である。Furthermore, although the bipolar transistor Q2 is used as the discharging transistor in the embodiment, the present invention is also effective when the bipolar transistor Q2 is constituted by a MOS transistor. Further, in the embodiment, a CMOS inverter is shown as an example of a MOS gate, but the present invention is equally effective when the CMOS inverter is a NOR gate or a NAND gate.
［発明の効果］
以上述べたように本発明によれば、電源電位がノイズに
より一時的に上昇しても、“Ｈ”レベル・フローティン
グの出力電位は電源電位の復帰と共に復帰して安定する
ため、ＢｉＭＯ３回路の誤動作が防止され、また信頼性
低下が抑制される。[Effects of the Invention] As described above, according to the present invention, even if the power supply potential rises temporarily due to noise, the "H" level floating output potential returns and becomes stable when the power supply potential returns. , malfunction of the BiMO3 circuit is prevented, and deterioration in reliability is suppressed.
第１図は本発明の一実施例に係るＢ１ＣＭＯＳバッファ
回路を示す図、
第２図はその動作を説明するための波形図、第３図（ａ
）〜（ｆ）は他の実施例におけるダイオードの構成例を
示す図、
第４図は従来のＢ１ＣＭＯＳバッファ回路を示す図、
第５図はその人出力伝達特性を示す図、第６図はバイポ
ーラトランジスタのベース・エミッタ間順方向特性を示
す図である。
Ｍｌ・・・ｐチャネルＭＯ８トランジスタ、Ｍ２゜Ｍ３
．Ｍ４・・・ｎチャネルＭＯ３トランジスタ、Ｑｌ・・
・ｎｐｎ トランジスタ（充電用バイポーラトランジス
タ）
２
ｎトランジスタ
（放電
用バイポーラトランジスタ）
Ｄ・・・ダイオ−
ド。FIG. 1 is a diagram showing a B1CMOS buffer circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram for explaining its operation, and FIG.
) to (f) are diagrams showing examples of diode configurations in other embodiments, Figure 4 is a diagram showing a conventional B1CMOS buffer circuit, Figure 5 is a diagram showing its human output transfer characteristics, and Figure 6 is a bipolar circuit. FIG. 3 is a diagram showing forward characteristics between the base and emitter of a transistor. Ml...p channel MO8 transistor, M2゜M3
．． M4...n channel MO3 transistor, Ql...
・NPN transistor (bipolar transistor for charging) 2 N transistor (bipolar transistor for discharging) D...Diode.
Claims (2)
された、前記ＭＯＳゲート回路により駆動されて出力負
荷を充電する充電用バイポーラトランジスタと、 前記出力端子に接続された、前記ＭＯＳゲート回路によ
り駆動されて出力負荷を放電する放電回路と、 前記出力端子と電源との間に、出力端子の電位を電源電
位変動に追随させる極性で設けられたダイオードと、 を備えたことを特徴とする半導体集積回路。(1) a MOS gate circuit; a charging bipolar transistor that is driven by the MOS gate circuit and charges an output load, the collector of which is connected to a power supply and the emitter connected to an output terminal; and a charging bipolar transistor that is connected to the output terminal. , a discharge circuit that is driven by the MOS gate circuit to discharge the output load; and a diode provided between the output terminal and the power supply with a polarity that causes the potential of the output terminal to follow fluctuations in the power supply potential. A semiconductor integrated circuit characterized by:
されエミッタが接地された放電用バイポーラトランジス
タと、この放電用バイポーラトランジスタのコレクタ・
ベース間に設けられ、前記ＭＯＳゲート回路の入力によ
り制御されて前記コレクタ・ベース間を選択的に短絡す
る第１のＭＯＳトランジスタと、前記放電用バイポーラ
トランジスタのベースと接地電位間に設けられ、前記Ｍ
ＯＳゲートの出力により制御されて第１のＭＯＳトラン
ジスタと相補的に動作する第２のＭＯＳトランジスタと
を有する請求項１記載の半導体集積回路。(2) The discharge circuit includes a discharge bipolar transistor whose collector is connected to the output terminal and whose emitter is grounded;
a first MOS transistor provided between the bases and selectively short-circuiting the collector and base under control of the input of the MOS gate circuit; a first MOS transistor provided between the base of the discharging bipolar transistor and the ground potential; M
2. The semiconductor integrated circuit according to claim 1, further comprising a second MOS transistor which operates in a complementary manner to the first MOS transistor under control of the output of the OS gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169545A JPH0334720A (en) | 1989-06-30 | 1989-06-30 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169545A JPH0334720A (en) | 1989-06-30 | 1989-06-30 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334720A true JPH0334720A (en) | 1991-02-14 |
Family
ID=15888466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169545A Pending JPH0334720A (en) | 1989-06-30 | 1989-06-30 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334720A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365124A (en) * | 1992-07-27 | 1994-11-15 | Kabushiki Kaisha Toshiba | BiCMOS logic circuit |
-
1989
- 1989-06-30 JP JP1169545A patent/JPH0334720A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365124A (en) * | 1992-07-27 | 1994-11-15 | Kabushiki Kaisha Toshiba | BiCMOS logic circuit |
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