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JPH03254137A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH03254137A
JPH03254137A JP2051672A JP5167290A JPH03254137A JP H03254137 A JPH03254137 A JP H03254137A JP 2051672 A JP2051672 A JP 2051672A JP 5167290 A JP5167290 A JP 5167290A JP H03254137 A JPH03254137 A JP H03254137A
Authority
JP
Japan
Prior art keywords
insulating film
electrode
wiring
integrated circuit
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2051672A
Other languages
English (en)
Inventor
Hideji Watabe
渡部　秀二
Hideki Takada
秀希 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2051672A priority Critical patent/JPH03254137A/ja
Priority to EP91103236A priority patent/EP0450320A1/en
Priority to KR1019910003524A priority patent/KR940004451B1/ko
Publication of JPH03254137A publication Critical patent/JPH03254137A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、多層配線構造を有する半導体集積回路装置に
おける電極パッド部に係り、特に高周波信号処理用の半
導体集積回路装置に使用されるものである。
（従来の技術） 半導体集積回路装置では、通常はチップ周辺部に外部回
路接続用の電極パッドが形成され、この電極パッドが配
線用ボンディングワイヤーにより半導体集積回路装置の
外部端子に接続される場合か多い。この場合、電極パッ
ドの形状、位置、寸法は、ボンディング技術の精度に依
存して決められるが、その寸法は、一般に１００μｍ角
前後が必要とされる。また、上記電極パッドは、半導体
基板の絶縁膜上に集積回路内部素子の配線に使用される
金属配線によって形成される。
第３図は、従来の半導体集積回路装置におけるバイポー
ラトランジスタ部および電極バンド部の断面構造を示し
ている。ここで、３０はｐ型半導体基板、３１はｎ＋埋
込層、３２はｎ型エピタキシャル層、３３はエピタキシ
ャル層内で島状のバイポーラトランジスタ形成領域を囲
むように形成されたｐ＋分離領域、Ｂはバイポーラトラ
ンジスタ形成領域内に形成されたベース領域、Ｅはベー
ス領域内に形成されたエミッタ領域、３４はｎ＋型のエ
ピタキシャル層接続領域、３５はエピタキシャル層表面
に形成された絶縁膜、３６は上記絶縁膜３５のベース開
口を通してベース領域Ｂにコンタクトするベース引出し
電極、３７は上記絶縁膜３５のエミッタ開口を通してエ
ミッタ領域Ｅにコンタクトするエミッタ電極、３８は上
記絶縁膜３５のコレクタ開目を通してエピタキシャル層
接続領域３４にコンタクトするコレクタ引出し電極、３
９は上記各電極配線上の表面保護膜であり、この表面保
護膜３９の一部にパッド開口部４０か形成されてコレク
タ引出し電極３８の一部が電極パッドとなっている。
上記構造の電極パッド部においては、電極配線・絶縁膜
・エピタキシャル層によるＭＯＳ（絶縁ゲート型）構造
のキャパシタを形成している。このＭＯＳキャパシタの
容量値Ｃは、電極面積をＡ１絶縁膜の厚さをｄ１真空の
誘電率をε２、比誘電率をεで表わすと、次式で示され
る。
いま、Ａ−１００μｍＸ１００μｍＳ　ｄ　−７０００
λ、エピタキシャル層表面の絶縁膜がＳｉＯ２膜である
としてε−３，９とすると、ＥＯ＝８．８５Ｘ１０−”
　Ｆ／ｃｍであるから、÷０．４９（ｐＦ）　　　　　
　　　　　　　　　　　　　　　　・・・　（２）とな
る。
しかし、このような値の電極パッド部の寄生容量が存在
すると、高速動作が妨げられるので、特に遮断周波数ｆ
Ｔとして例えば１０ＧＨｚ程度以上が要求される高周波
信号処理用の半導体集積回路装置においては重要な問題
となる。
一方、従来の二層配線構造を有する半導体集積回路−装
置における電極パッド部は、第４図に示すように、第１
層配線からなるコレクタ引出し電極３８上に、これとほ
ぼ同一寸法の第２層配線（金属配線）からなる電極パッ
ド４１がスルーホールを介して直接にコンタクトしてお
り、この第２層配線上の表面保護膜３９の一部にパッド
開口部４０が形成されている。
なお、第４図において、４２は層間絶縁膜、４３は第２
層配線からなる例えばエミッタ配線であり、その他の部
分は第３図中と同一であるのて同一符号を付している。
上記第４図に示す構造の電極パッド部においても、第２
層配線・第１層配線・絶縁膜・エピタキシャル層による
ＭＯＳキャパシタを形成しており、このＭＯＳキャパシ
タの容量値Ｃは前式（２）とほぼ同一の値となり、やは
り高速動作特性を劣化させるという問題がある。
このような問題を解決するために、ＭＯＳキャパシタの
容量値Ｃを低下させるために、通常は、絶縁膜厚ｄを大
きくするか、電極パッドの電極面積Ａを小さくすること
が考えられる。
しかし、エピタキシャル層表面の絶縁膜厚ｄを大きくす
ると、集積回路内部素子のコンタクト部分の絶縁膜段差
が大きくなり、配線のくびれや断線が生じ易くなるとい
う問題が生じる。また、電極パッドの面積Ａはボンディ
ング技術の精度に依存して一定以上の面積が必要とされ
るので、極端に小さくすることは困難である。そこで、
電極パッドの形状を八角形や円形にして電極面積Ａをあ
る程度減らすことが考えられる。この場合、正方形の電
極形状の面積Ａをｘ２とすると、八角形の電極形状の面
積Ａは約０　、８３　ｘ　２、円形の電極形状の面積Ａ
は約０．７９ｘ２であり、ＭＯＳキャパシタの容量値Ｃ
は８３％、７９％までしか低下しない。
（発明が解決しようとする課題） 上記したように従来の半導体集積回路装置は、電極パッ
ド部に寄生するＭＯＳキャパシタにより高速動作特性が
劣化するという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、特別な製造工程の追加や、特別に高精度のボ
ンディング技術等を必要とせずに、電極パッド部に寄生
するＭＯＳキャパシタの容量値を大幅に低下させること
が可能であり、高周波信号処理特性が大幅に改善された
多層配線構造を有する半導体集積回路装置を提供するこ
とにある。
［発明の構成］ （課題を解決するための手段） 本発明は、多層配線構造を有する半導体集積回路装置に
おいて、外部電極接続用の電極パッドが多層配線間絶縁
膜上の上部配線層により形成されてなることを特徴とす
る。
（作用） 電極パッドと半導体基板との間の絶縁膜厚は、層間絶縁
膜の膜厚と半導体基板表面上の絶縁膜の膜厚との合計値
となり、しかも、通常は層間絶縁膜の膜厚を半導体基板
表面上の絶縁膜の膜厚よりも大きく設定するので、電極
パッド部に寄生するＭＯＳキャパシタの容量値を大幅に
低下させることが可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図は、二層配線構造を有する半導体集積回路装置に
おけるバイポーラトランジスタ部および電極パッド部の
平面パターンを示しており、その■−■線に沿う断面構
造を第２図に示している。
第２図に示す構造は、第４図を参照して前述した従来の
二層配線構造を有する半導体集積回路装置におけるバイ
ポーラトランジスタ部および電極パッド部の構造と比べ
て、電極パッド部の構造が異なり、その他の部分は同一
であるので第４図中と同一符号を付している。
即ち、３０はｐ型半導体基板、３１はｎ′″埋込層、３
２はｎ型エピタキシャル層、３３はエピタキシャル層内
で島状のバイポーラトランジスタ形成領域を囲むように
形成されたｐ゛分離領域、Ｂはバイポーラトランジスタ
形成領域内に形成されたベース領域、Ｅはベース領域内
に形成されたエミッタ領域、３４はｎ＋型のエピタキシ
ャル層接続領域、３５はエピタキシャル層表面に形成さ
れた第１絶縁膜（例えば５ｉｎ２膜）、３６は上記第１
絶縁膜３５のベース開口を通してベース領域Ｂにコンタ
クトする第１層配線からなるベース引出し電極、３７は
上記第１絶縁膜３５のエミッタ開口を通してエミッタ領
域Ｅにコンタクトする第１層配線からなるエミッタ電極
、３８は上記第１絶縁膜３５のコレクタ開目を通してエ
ピタキシャル層接続領域３４にコンタクトする第１層配
線からなるコレクタ引出し電極、４つは上記第１層配線
上に形成された層間絶縁膜（例えばＣＶＤによる５ｉｎ
２膜）、４３はこの層間絶縁膜４２上に形成された第２
層配線（金属配線）からなるエミッタ配線、４４は層間
絶縁膜４２上に形成された第２層配線からなる電極パッ
ドであり、この電極パッド４４の一部と前記コレクタ引
出し電極３８の一部とが層間スルーホールを介してコン
タクトしており、上記第２層配線上の表面保護膜３つの
一部にパッド開口部４０が形成されている。
なお、第１図において、ＢＴはバイポーラトランジスタ
（本例ではＮＰＮ　トランジスタ）部、ＥＣはエミッタ
コンタクト領域、ＢＣはベースコンタクト領域、ＣＣは
コレクタコンタクト領域、１１はエミッタ配線４３とエ
ミッタ電極３７とのコンタクト領域、１２は電極パッド
４４とコレクタ引出し電極３８とのコンタクト領域であ
る。
上記構造の電極パッド部においては、第２層配線・層間
絶縁膜・第１絶縁膜・エピタキシャル層によるＭＯＳキ
ャパシタを形成しているが、電極パッドと半導体基板と
の間の絶縁膜厚は、層間絶縁膜４２の膜厚と第１絶縁膜
３５の膜厚との合計値となり、しかも、通常は層間絶縁
膜４２の膜厚を第１絶縁膜３５の膜厚よりも大きく設定
するので、ＭＯＳキャパシタの容量値Ｃを大幅に低下さ
せることが可能になる。
いま、電極面積Ａ−１００μｍＸ１００μｍ。
第１絶縁膜３５の厚さｄ−７０００Å、層間絶縁膜４２
の厚さｄ２−１００００人、第１絶縁膜３５および層間
絶縁膜４２かそれぞれ５ｉｎ２膜であるとして比誘電率
ε−３，９とすると、真空の誘電率εｏ　＝８．８５Ｘ
１０−”　Ｆ／ｃｍであるから、上記ＭＯＳキャパシタ
の容量値Ｃは、−ｐ　Ｏ，２０（ｐＦ）　　　　　　　
　　　　　　　　　　　　　　・・・　（３）となる。
この値を従来例の（２）式の値に比べると、約３１％と
大幅に低下している。
また、上記構造の電極パッド部を実現する際、従来の二
層配線構造を有する半導体集積回路装置の製造工程に何
ら特別な工程の追加を必要とせず、さらに、特別に高精
度のボンディング技術を必要としない。
なお、上記実施例における第１絶縁膜３５としては、５
ｉ０２膜上に窒化膜が重ねられる場合もあり、層間絶縁
膜４２も、５ｉ０２膜に限らない。
また、第１層配線としては、金属配線あるいは半導体膜
（例えばポリシリコン膜）か用いられ、または、半導体
膜（例えばポリシリコン膜）上に金属・半導体膜（例え
ばモリブデン・シリサイド膜）が重ねられて十分に反応
させられたものが用いられる場合もある。
また、本発明は、上記実施例のような二層配線構造を有
する半導体集積回路装置に限らず、要するに、電極パッ
ドと半導体基板との間に層間絶縁膜の膜厚と半導体基板
表面上の絶縁膜とが存在するように、電極パッドを多層
配線間絶縁膜上の上部配線層により形成すればよく、三
層以上の多層配線構造を有する半導体集積回路装置にも
適用可能である。この場合、電極パッドを直接に最下層
の引出し電極にコンタクトしてもよいか、電極パッドを
中間層の配線を介して最下層の引出し電極にコンタクト
するようにしてもよい。
［発明の効果］ 上述したように本発明によれば、特別な製造工程の追加
や、特別に高精度のボンディング技術等を必要とせずに
、電極パッド部に寄生するＭＯＳキャパシタの容量値を
大幅に低下させることか可能であり、高周波信号処理特
性が大幅に改善された多層配線構造を有する半導体集積
回路装置を実現することが可能になる。
【図面の簡単な説明】
第１図は本発明の一実施例に係る二層配線構造を有する
半導体集積回路装置におけるバイポーラトランジスタ部
および電極パッド部の平面パターンを示す図、第２図は
第１図中の■−■線に沿う断面構造を示す図、第３図は
従来の半導体集積回路装置におけるバイポーラトランジ
スタ部および電極パッド部の断面構造を示す図、第４図
は従来の二層配線構造を有する半導体集積回路装置にお
けるバイポーラトランジスタ部および電極パッド部の断
面構造を示す図である。 １１・・・エミッタ配線とエミッタ電極とのコンタクト
領域、１２・・・電極パッドとコレクタ引出し電極との
コンタクト領域、３０・・・ｐ型半導体基板、３１・・
・ｎ“埋込層、３２・・・ｎ型エピタキシャル層、３３
・・・ｐ＋分離領域、３４・・・エピタキシャル層接続
領域、３５・・・第１絶縁膜、３６・・・ベース引出し
電極（第１層配線）、３７・・・エミッタ電極（第１層
配線）、３８・・・コレクタ引出し電極（第１層配線）
、３９・・・表面保護膜、４０・・・パッド開口部、４
２・・・層間絶縁膜、４３・・・エミッタ配線（第２層
配線）、４４・・・電極パッド（第２層配線）、Ｂ・・
ベース領域、Ｅ・・・エミッタ領域、ＢＴ・・・バイポ
ーラトランジスタ部、ＥＣ・・・エミッタコンタクト領
域、ＢＣ・・・ベースコンタクト領域、ＣＣ・・・コレ
クタコンタクト領域。 第」　図 第２図 １

Claims (1)

    【特許請求の範囲】
  1. 多層配線構造を有する半導体集積回路装置において、外
    部電極接続用の電極パッドが多層配線間絶縁膜上の上部
    配線層により形成されてなることを特徴とする半導体集
    積回路装置。
JP2051672A 1990-03-05 1990-03-05 半導体集積回路装置 Pending JPH03254137A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2051672A JPH03254137A (ja) 1990-03-05 1990-03-05 半導体集積回路装置
EP91103236A EP0450320A1 (en) 1990-03-05 1991-03-04 Semiconductor integrated circuit device for high frequency signal processing
KR1019910003524A KR940004451B1 (ko) 1990-03-05 1991-03-05 반도체 집적회로장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2051672A JPH03254137A (ja) 1990-03-05 1990-03-05 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH03254137A true JPH03254137A (ja) 1991-11-13

Family

ID=12893373

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