JPH03252164A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH03252164A JPH03252164A JP2050563A JP5056390A JPH03252164A JP H03252164 A JPH03252164 A JP H03252164A JP 2050563 A JP2050563 A JP 2050563A JP 5056390 A JP5056390 A JP 5056390A JP H03252164 A JPH03252164 A JP H03252164A
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- JP
- Japan
- Prior art keywords
- film
- thin film
- semiconductor
- graded layer
- tpt
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
Landscapes
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、薄膜トランジスタに係り、活性層としての半
導体薄膜と絶縁膜との界面における内部応力を緩和した
薄膜トランジスタに関する。
導体薄膜と絶縁膜との界面における内部応力を緩和した
薄膜トランジスタに関する。
（ロ）従来の技術
往来からの結晶半導体に代えて、非晶質、多結晶、これ
らの混晶半導体などの非単結晶半導体を用いた薄膜トラ
ンジスタ（以下、ＴＰＴと略記する。）が開発されてき
た。
らの混晶半導体などの非単結晶半導体を用いた薄膜トラ
ンジスタ（以下、ＴＰＴと略記する。）が開発されてき
た。
非単結晶半導体のなかでも、非晶質半導体材料、特にア
モルファスシリコン（以下、ａ−３ｉと略記する。）は
、トランジスタとしての半導体特性が安定しており、又
大面積の成膜が可能であるなどの利点から、大面積のＴ
ＰＴを多量形成する場合に多く使用されている。
モルファスシリコン（以下、ａ−３ｉと略記する。）は
、トランジスタとしての半導体特性が安定しており、又
大面積の成膜が可能であるなどの利点から、大面積のＴ
ＰＴを多量形成する場合に多く使用されている。
このようなＴＰＴは、プラズマＣＶＤ法により大面積半
導体薄膜が容易に形成できることと、同時に同反応法に
よって、ＴＰＴを構成するゲート絶縁膜やパッシベーシ
ョン膜となる窒化シリコン（以下、ＳｉＮにと略記する
。）膜も反応ガスを代えるだけで連続形成できるという
利点も利用している。
導体薄膜が容易に形成できることと、同時に同反応法に
よって、ＴＰＴを構成するゲート絶縁膜やパッシベーシ
ョン膜となる窒化シリコン（以下、ＳｉＮにと略記する
。）膜も反応ガスを代えるだけで連続形成できるという
利点も利用している。
（ハ）発明が解決しようとする課題
ところで、上述したＴＰＴは、活性層となる半導体薄膜
を挟んで、ゲート絶縁膜及びパッシベーション膜用のＳ
ｉＮ、膜が設けられているが、この半導体薄膜とＳ ｉ
Ｎ Ｘ膜との材質の違いにより内部応力が発生し、そ
の内部応力によりＴＰＴの製造プロセス中にＳｉＮ、膜
又は半導体薄膜にクラックが生じるという問題があった
。
を挟んで、ゲート絶縁膜及びパッシベーション膜用のＳ
ｉＮ、膜が設けられているが、この半導体薄膜とＳ ｉ
Ｎ Ｘ膜との材質の違いにより内部応力が発生し、そ
の内部応力によりＴＰＴの製造プロセス中にＳｉＮ、膜
又は半導体薄膜にクラックが生じるという問題があった
。
本発明は、上述した従来のＴＰＴの間顕点に鑑み成され
たものにして、半導体薄膜とＳ ｉ Ｎ ｘ ＩＩＮと
の界面における内部応力を緩和し、クラックの発生を防
止したＴＰＴを提供することをその課題とする６ （ニ）課題を解決するための手段 本発明は、半導体薄膜とゲート絶縁膜との間に、半導体
膜方向に向かって窒素の含有量を減少させた第１のグレ
イデット層を介在させるとともに、半導体薄膜とパッシ
ベーション膜との間にパッシベーション膜方向に向かっ
て窒素の含有量を増加させた第２のグレイデット層を介
在させたことを特徴とする。
たものにして、半導体薄膜とＳ ｉ Ｎ ｘ ＩＩＮと
の界面における内部応力を緩和し、クラックの発生を防
止したＴＰＴを提供することをその課題とする６ （ニ）課題を解決するための手段 本発明は、半導体薄膜とゲート絶縁膜との間に、半導体
膜方向に向かって窒素の含有量を減少させた第１のグレ
イデット層を介在させるとともに、半導体薄膜とパッシ
ベーション膜との間にパッシベーション膜方向に向かっ
て窒素の含有量を増加させた第２のグレイデット層を介
在させたことを特徴とする。
（ホ）作用
ＴＰＴの半導体膜の両面にＳｉＮ、のグレイデット層を
設けることで、半導体膜とゲート絶縁膜及びパッシベー
ション膜との接合界面に生しる内部応力が緩和される。
設けることで、半導体膜とゲート絶縁膜及びパッシベー
ション膜との接合界面に生しる内部応力が緩和される。
（へ）実施例
以下、本発明の実施例につき図面に従い説明する。
まず、本発明の実施例につき第１図に従い説明する。第
１図は、本発明のＴＰＴを示す断面図である。
１図は、本発明のＴＰＴを示す断面図である。
この図に示すように、ガラス等からなる絶縁性透明基板
ｌ上に、クロム（Ｃｒ）などの金属薄膜からなるゲート
電極２、Ｓ ｉ Ｎ ｘからなるゲート絶縁膜３が設け
られ、このゲート絶縁膜３上に膜厚方向に窒素濃度を順
次減少せしめた第１のグレイデット層４を設ける。この
第１のグレイデット層４上にａ−３ｉまたは多結晶シリ
コンからなる半導体薄膜５が積層形成され、この上に膜
厚方向に窒素濃度を順次増加せしめた第２のグレイデッ
ト層６を介してＳ ＩＮつからなるパッシベーション膜
７が形成されている。
ｌ上に、クロム（Ｃｒ）などの金属薄膜からなるゲート
電極２、Ｓ ｉ Ｎ ｘからなるゲート絶縁膜３が設け
られ、このゲート絶縁膜３上に膜厚方向に窒素濃度を順
次減少せしめた第１のグレイデット層４を設ける。この
第１のグレイデット層４上にａ−３ｉまたは多結晶シリ
コンからなる半導体薄膜５が積層形成され、この上に膜
厚方向に窒素濃度を順次増加せしめた第２のグレイデッ
ト層６を介してＳ ＩＮつからなるパッシベーション膜
７が形成されている。
更に、半導体薄膜５上にコンタクト用の不純物、例えば
、リン（ｐ）が多量にドープされた不純物半導体膜８が
退択的に設けられ、この不純物半導体Ｉｌｉ８上にドレ
イン電極９、ソース電極１０が各々設けられている。
、リン（ｐ）が多量にドープされた不純物半導体膜８が
退択的に設けられ、この不純物半導体Ｉｌｉ８上にドレ
イン電極９、ソース電極１０が各々設けられている。
上述した本実施例の第１及び第２のグレイデット層４．
６は膜厚７５人程度のＳ ｉ Ｎ ｘ膜を多層に積層し
て形成され、第１のグレイデット層４は上に位置するＳ
ｉ Ｎ ｘ膜の窒素濃度が順次低くなるように設定さ
れている。即ち、グレイデット層４のＳ Ｉ Ｎ ｘ膜
の窒素濃度のＸ値を１，３３か６０になるように徐々に
減少させる。又、第２のグレイデット層６は上に位置す
るＳ ｉ Ｎ ｘ膜の窒素濃度が順次高くなるように設
定されている。即ち、このグレイデット層６のＳ ｉ
Ｎ ｘ膜の窒素濃度のＸ値を上述とは逆にＯから１．３
３になるように徐々に増加させる。
６は膜厚７５人程度のＳ ｉ Ｎ ｘ膜を多層に積層し
て形成され、第１のグレイデット層４は上に位置するＳ
ｉ Ｎ ｘ膜の窒素濃度が順次低くなるように設定さ
れている。即ち、グレイデット層４のＳ Ｉ Ｎ ｘ膜
の窒素濃度のＸ値を１，３３か６０になるように徐々に
減少させる。又、第２のグレイデット層６は上に位置す
るＳ ｉ Ｎ ｘ膜の窒素濃度が順次高くなるように設
定されている。即ち、このグレイデット層６のＳ ｉ
Ｎ ｘ膜の窒素濃度のＸ値を上述とは逆にＯから１．３
３になるように徐々に増加させる。
そして、第１及び第２のグレイデット層４．６の積層数
は８〜１４程度である。これは、総膜厚に換算すれば６
００人〜１１００人程程度ある。
は８〜１４程度である。これは、総膜厚に換算すれば６
００人〜１１００人程程度ある。
次に、本発明のＴＰＴにおける内部応力について説明す
る。まず、第２図に示すような素子を作成して、その内
部応力を測定し、第１のグレイデット層４及び第２のグ
レイデット層６による応力緩和効果を調べた。
る。まず、第２図に示すような素子を作成して、その内
部応力を測定し、第１のグレイデット層４及び第２のグ
レイデット層６による応力緩和効果を調べた。
この第２図に示した素子は、単結晶シリコンからなる基
板１１上にＳ Ｉ Ｎ ｘ膜１２をプラズマＣＶＤ法に
より形成する。そして、続いて第１のグレイデット層４
に相当するＳ ｉ Ｎ 、 Ｉｌｉ ｌ ３としてプラ
ズマＣＶＤ法での形成条件を変化させて、Ｘ値を徐々に
減少させた膜を多層積層する。
板１１上にＳ Ｉ Ｎ ｘ膜１２をプラズマＣＶＤ法に
より形成する。そして、続いて第１のグレイデット層４
に相当するＳ ｉ Ｎ 、 Ｉｌｉ ｌ ３としてプラ
ズマＣＶＤ法での形成条件を変化させて、Ｘ値を徐々に
減少させた膜を多層積層する。
その後、ａ−５ｉ膜１４を同じくプラズマＣＶＤ法で積
層し、この上に第２のグレイデット層６に相当するＳ
ｉ Ｎ ｘ膜１５として上述のＳ ｉＮ ｘ膜１３とは
逆にＸ値を徐々に増加させた膜を多層積層する。
層し、この上に第２のグレイデット層６に相当するＳ
ｉ Ｎ ｘ膜１５として上述のＳ ｉＮ ｘ膜１３とは
逆にＸ値を徐々に増加させた膜を多層積層する。
然る後、Ｓ ＩＮｘ Ｂ １６をプラズマＣＶＤ法で形
成する。
成する。
そして、成膜後のウェハーの反りをフラットテスターで
測定し下式に従い内部応力（０）を測定した。
測定し下式に従い内部応力（０）を測定した。
Ｅ：単結晶シリコンのヤング率
ｂ＝単結晶シリコンの厚さ
シ：単結晶シリコンのポアソン比
ｄ：ｓｉＮ、の膜厚
ｒ：単結晶シリコンの曲率
又、上記Ｓ ｉ Ｎ ｘ膜１２．１６の膜厚は３０００
人とし、グレイデット層としてのＳｉＮｘ膜１３．１５
の膜厚は１５００人にした。そして、このグレイデット
層としてのＳ ｉ Ｎ ｘ膜１３．１５を構成する膜の
積層数をＮとし、この積層数を０か６２０迄変化させて
応力変化を測定した結果を第３図の（Ａ）に示す。
人とし、グレイデット層としてのＳｉＮｘ膜１３．１５
の膜厚は１５００人にした。そして、このグレイデット
層としてのＳ ｉ Ｎ ｘ膜１３．１５を構成する膜の
積層数をＮとし、この積層数を０か６２０迄変化させて
応力変化を測定した結果を第３図の（Ａ）に示す。
尚、グレイデット層としてのＳ Ｉ Ｎ ｘ膜１３．１
５のａ−５ｉ膜１４より近い層からに番目の層のＳ ｉ
Ｎ ｘ膜のの組成は Ｘ＝１．３Ｘｋ／Ｎ となる。
５のａ−５ｉ膜１４より近い層からに番目の層のＳ ｉ
Ｎ ｘ膜のの組成は Ｘ＝１．３Ｘｋ／Ｎ となる。
第３図より明らかなように引張応力は積層数を増加させ
ることにより減少しているのが分る。
ることにより減少しているのが分る。
従って、内部応力を緩和させるためには積層数は多い程
良い。
良い。
次に、第１図に示した本発明のＴＰＴの第１及び第２の
グレイデット層４．６の積層数を種々変化させてソース
ドレイン間電流を測定した結果を第３図の（Ｂ）に示す
。
グレイデット層４．６の積層数を種々変化させてソース
ドレイン間電流を測定した結果を第３図の（Ｂ）に示す
。
尚、グレイデット層は膜の厚み７５人のものを第２図に
示したように、順次その窒素濃度を変化させて積層させ
たものである。
示したように、順次その窒素濃度を変化させて積層させ
たものである。
第３図の（Ｂ）に示すように積層数が８層までの間はオ
ン電流が増加し、１４層を越えるとオン電流が逆に減少
する。これは８層までは半導体薄膜５とゲート絶縁膜３
、グレイデット層４界面にあるトラップ準位が減少する
ためと考えられる。
ン電流が増加し、１４層を越えるとオン電流が逆に減少
する。これは８層までは半導体薄膜５とゲート絶縁膜３
、グレイデット層４界面にあるトラップ準位が減少する
ためと考えられる。
一方、１４層を越えるとオン電流が減少するのはゲート
絶縁膜の膜厚が太き（なるため半導体薄膜５とグレイデ
ット層４界面での電界が減少するからと考えられる。
絶縁膜の膜厚が太き（なるため半導体薄膜５とグレイデ
ット層４界面での電界が減少するからと考えられる。
従って、上記結果から積層数は８から１４層の範囲が好
ましい。膜厚に換算すると６００人から１１００人が好
ましい。
ましい。膜厚に換算すると６００人から１１００人が好
ましい。
次に本発明のＴＰＴの製造方法につき第４図を参照して
説明する。
説明する。
まず、第４図（イ）に示すように、絶縁性透明基板ｌ上
にゲート用金属薄膜を形成し、この金属薄膜をパターニ
ングしてゲート電極２を形成する。
にゲート用金属薄膜を形成し、この金属薄膜をパターニ
ングしてゲート電極２を形成する。
次に第４図（ロ）に示すように、Ｓ ｉ Ｎ ｘ膜から
なるゲート絶縁膜３と膜厚方向に窒素濃度を減少させた
第１のグレイデット層４及びａ−５ｉからなる半導体薄
膜５を形成し、更に、この上に、膜厚方向に窒素濃度が
増加する第２のグレイデット層６及びＳｉＮ、からなる
パッシベーション膜７を順次反応ガスを変更してプラズ
マＣＶＤ法により形成する。
なるゲート絶縁膜３と膜厚方向に窒素濃度を減少させた
第１のグレイデット層４及びａ−５ｉからなる半導体薄
膜５を形成し、更に、この上に、膜厚方向に窒素濃度が
増加する第２のグレイデット層６及びＳｉＮ、からなる
パッシベーション膜７を順次反応ガスを変更してプラズ
マＣＶＤ法により形成する。
その後、第４図（ハ）に示すように、パッシベーション
膜７及び第２のグレイデット層６をエツチングによりパ
ターニングして、ゲート電極２上のチャンネル部分にの
みパッシベーション膜７及び第２のグレイデット層６の
みを残す。
膜７及び第２のグレイデット層６をエツチングによりパ
ターニングして、ゲート電極２上のチャンネル部分にの
みパッシベーション膜７及び第２のグレイデット層６の
みを残す。
そして第４図に）に示すように、コンタクト用のｐを多
量にドープしたｎ゛型不純物半導体膜８をプラズマＣＶ
Ｄ法で形成した後、第４図（ホ）に示すように、この積
層した薄膜をチャンネル領域の両側を所定量残してパタ
ーニングして、島領域を形成する。
量にドープしたｎ゛型不純物半導体膜８をプラズマＣＶ
Ｄ法で形成した後、第４図（ホ）に示すように、この積
層した薄膜をチャンネル領域の両側を所定量残してパタ
ーニングして、島領域を形成する。
さらに、第４図（へ）に示すように、アルミニウム（Ａ
１）等の金属膜１０ａを不純物半導体膜８上に形成した
後、第４図（ト）に示すようにこの金属膜をエツチング
してドレイン電極９及びソース電極１０を形成する。
１）等の金属膜１０ａを不純物半導体膜８上に形成した
後、第４図（ト）に示すようにこの金属膜をエツチング
してドレイン電極９及びソース電極１０を形成する。
最後に第４図（チ）に示すように、パッシベション膜７
上の不純物半導体８を除去することにより逆スタガー型
ＴＰＴが形成される。
上の不純物半導体８を除去することにより逆スタガー型
ＴＰＴが形成される。
（ト）発明の詳細
な説明したように、本発明のＴＰＴは半導体膜の両面に
Ｓ ｉ Ｎ ｘのグレイデット層を設けることで、半導
体膜とゲート絶縁膜及びパッシベーション膜との接合界
面に生じる内部応力が緩和され、接合界面にクラックの
発生を防止できる。
Ｓ ｉ Ｎ ｘのグレイデット層を設けることで、半導
体膜とゲート絶縁膜及びパッシベーション膜との接合界
面に生じる内部応力が緩和され、接合界面にクラックの
発生を防止できる。
第１図は本発明の一実施例に係るＴＰＴを示す断面図、
第２図は接合界面における内部応力を測定するために形
成した素子の断面図、第３図はグレイデット層の積層数
と引張応力及びオン電流との関係を示す特性図、第４図
は本発明に係るＴＰＴの製造例を示す工程別の断面図で
ある。 ｌ・・・絶縁性基板、２・・・ゲート電極、 ３・・・
ゲート絶縁膜、４・・・第１のグレイデット層、５・・
・半導体膜、６・・・第２のグレイデット層、７・・・
パッシベーション膜、８・・・不純物半導体膜、９・・
・ドレイン電極、ｌＯ・・・ソース電極。 第 図 グレイティド層の積層数Ｎ
第２図は接合界面における内部応力を測定するために形
成した素子の断面図、第３図はグレイデット層の積層数
と引張応力及びオン電流との関係を示す特性図、第４図
は本発明に係るＴＰＴの製造例を示す工程別の断面図で
ある。 ｌ・・・絶縁性基板、２・・・ゲート電極、 ３・・・
ゲート絶縁膜、４・・・第１のグレイデット層、５・・
・半導体膜、６・・・第２のグレイデット層、７・・・
パッシベーション膜、８・・・不純物半導体膜、９・・
・ドレイン電極、ｌＯ・・・ソース電極。 第 図 グレイティド層の積層数Ｎ
Claims (1)
- （１）絶縁性基板上に形成されたゲート電極と、該ゲー
ト電極を被って形成された窒化シリコンからなるゲート
絶縁膜と、該ゲート絶縁膜上に上記ゲート電極に対向し
て設けられた半導体薄膜と、該半導体薄膜表面を被覆す
る窒化シリコンからなるパッシベーシヨン膜と、少なく
とも上記半導体薄膜に形成されるチャンネルに電気的に
連なったドレイン及びソース電極とを備えた薄膜トラン
ジスタであって、上記半導体薄膜とゲート絶縁膜との間
に上記半導体膜方向に向かって窒素の含有量を減少させ
た第１のグレイデット層を介在させるとともに、上記半
導体薄膜とパッシベーション膜との間にパッシベーショ
ン膜方向に向かって窒素の含有量を増加させた第２のグ
レイデット層を介在させたことを特徴とする薄膜トラン
ジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050563A JPH03252164A (ja) | 1990-02-28 | 1990-02-28 | 薄膜トランジスタ |
| US07/658,386 US5144391A (en) | 1990-02-28 | 1991-02-20 | Semiconductor device which relieves internal stress and prevents cracking |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050563A JPH03252164A (ja) | 1990-02-28 | 1990-02-28 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252164A true JPH03252164A (ja) | 1991-11-11 |
Family
ID=12862472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2050563A Pending JPH03252164A (ja) | 1990-02-28 | 1990-02-28 | 薄膜トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5144391A (ja) |
| JP (1) | JPH03252164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004101976A (ja) * | 2002-09-11 | 2004-04-02 | Sony Corp | 薄膜回路基板 |
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|---|---|---|---|---|
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| US5212399A (en) * | 1991-08-15 | 1993-05-18 | Micron Technology, Inc. | Low cost polysilicon active p-channel load |
| JP3191745B2 (ja) * | 1997-04-23 | 2001-07-23 | 日本電気株式会社 | 薄膜トランジスタ素子及びその製造方法 |
| US6316820B1 (en) | 1997-07-25 | 2001-11-13 | Hughes Electronics Corporation | Passivation layer and process for semiconductor devices |
| JP2001053283A (ja) | 1999-08-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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| EP1995787A3 (en) | 2005-09-29 | 2012-01-18 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device having oxide semiconductor layer and manufacturing method therof |
| CN112909087A (zh) * | 2021-03-08 | 2021-06-04 | 滁州惠科光电科技有限公司 | 一种显示面板、薄膜晶体管及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2967538D1 (en) * | 1978-06-14 | 1985-12-05 | Fujitsu Ltd | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
| JPH01217423A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板 |
| US4990977A (en) * | 1988-03-29 | 1991-02-05 | Xerox Corporation | High current thin film transistor |
-
1990
- 1990-02-28 JP JP2050563A patent/JPH03252164A/ja active Pending
-
1991
- 1991-02-20 US US07/658,386 patent/US5144391A/en not_active Expired - Lifetime
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|---|---|---|---|---|
| JP2004101976A (ja) * | 2002-09-11 | 2004-04-02 | Sony Corp | 薄膜回路基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5144391A (en) | 1992-09-01 |
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