JPH03248611A - 温度補償利得設定制御装置 - Google Patents
温度補償利得設定制御装置Info
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- JPH03248611A JPH03248611A JP4654690A JP4654690A JPH03248611A JP H03248611 A JPH03248611 A JP H03248611A JP 4654690 A JP4654690 A JP 4654690A JP 4654690 A JP4654690 A JP 4654690A JP H03248611 A JPH03248611 A JP H03248611A
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- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロ波回路から構成される衛星搭載用
中継器（以下中継器）の持つ利得を外部コマンドにより
一定ステップで可変させ、かつ温度変動による利得変位
を補償した利得割前装置に関するものである。
中継器（以下中継器）の持つ利得を外部コマンドにより
一定ステップで可変させ、かつ温度変動による利得変位
を補償した利得割前装置に関するものである。
従来、この種の装置として第２図に示されるものがあっ
た。（１）はテレコマンド入力端子、（２）はゲインス
テータスデコーダ、 （３１はＲＯＭ、（４１は〕ｆワ
ーオンリセット回路、（５）は利得増加を指示する第１
のテレコマンド信号、（６）は利得減少を指示する第２
のテレコマンド１＝号、（７）はＡ／Ｄコンノ（−夕。
た。（１）はテレコマンド入力端子、（２）はゲインス
テータスデコーダ、 （３１はＲＯＭ、（４１は〕ｆワ
ーオンリセット回路、（５）は利得増加を指示する第１
のテレコマンド信号、（６）は利得減少を指示する第２
のテレコマンド１＝号、（７）はＡ／Ｄコンノ（−夕。
（８）は抵抗器、（９）はサーミスタ、α０）は第１の
ラッチ。
ラッチ。
（ｌυは第１のＡＮＤゲート、面はＮＯＲゲーグーｆｌ
りは発振器、 （１４１は第１のＯＲゲグー−、Ｑ５１
は第２のＯＲゲート、０６１は第３のＯＲゲート、（１
７１はスイッチングトランジスタ、［Ｂは第２のラッチ
、 （１９１は第２のＡＮＤゲーグー（２ｆｉ）はＤ／
Ａコンバータ、（２１１は可変アッテネータバイアス端
子である。第３図は中継語における利得制御装置の位置
付けを示す。（至）は温度補償利得設定制御装置、閣は
第１のＲＦ帯増輻器、 （ｓｏ）は第２のＲＦ帯増幅蕾
、 （６０）は可変アッテネータを示す。
りは発振器、 （１４１は第１のＯＲゲグー−、Ｑ５１
は第２のＯＲゲート、０６１は第３のＯＲゲート、（１
７１はスイッチングトランジスタ、［Ｂは第２のラッチ
、 （１９１は第２のＡＮＤゲーグー（２ｆｉ）はＤ／
Ａコンバータ、（２１１は可変アッテネータバイアス端
子である。第３図は中継語における利得制御装置の位置
付けを示す。（至）は温度補償利得設定制御装置、閣は
第１のＲＦ帯増輻器、 （ｓｏ）は第２のＲＦ帯増幅蕾
、 （６０）は可変アッテネータを示す。
次に動作について説明する。外部より送信されろテレコ
マンド信号が入力端子（１）に印加されると。
マンド信号が入力端子（１）に印加されると。
ゲインステータスデコーダ（２）の内容が更新され。
その出力がＲＯＭ （３’ｌのアドレスとして出力され
る。
る。
ゲインステータスデコーダ（２）は電源投入時にパワー
オンリセット回路（４）によって発生するパルスにより
−Ｈリセットされた後、利得増加のテレコマンド信号（
５）、利＃！減少のテレコマンド（６）を受は設定利得
を解読する。ＲＯＭ ［３１にはゲインステータスデコ
ーダ（２）の出力とは全く独立な Ａ／Ｄコンバータ（
７）の出力が印加されろ。Ａ／Ｄコンバータ（７）の入
力は抵抗器（８）とサーミスタ（９）の接続点の電位で
ある。温度変動に伴いサーミスタ（９）の抵抗値が変り
、接続点電位の変動量がＡ／Ｄコンバータ（７）の持つ
しきい値を越えると、Ａ／Ｄコンバータ（７）の出力も
変化する。Ａ／Ｄコンバータの出力はＲＯＭアドレスの
他にラッチ（１０１，ＡＮＤゲーグーＤとＮＯＲゲート
叩にもそのＬＳＢだけ印加される。ラッチα０）では発
振器０３）の発生するクロック周期毎に。
オンリセット回路（４）によって発生するパルスにより
−Ｈリセットされた後、利得増加のテレコマンド信号（
５）、利＃！減少のテレコマンド（６）を受は設定利得
を解読する。ＲＯＭ ［３１にはゲインステータスデコ
ーダ（２）の出力とは全く独立な Ａ／Ｄコンバータ（
７）の出力が印加されろ。Ａ／Ｄコンバータ（７）の入
力は抵抗器（８）とサーミスタ（９）の接続点の電位で
ある。温度変動に伴いサーミスタ（９）の抵抗値が変り
、接続点電位の変動量がＡ／Ｄコンバータ（７）の持つ
しきい値を越えると、Ａ／Ｄコンバータ（７）の出力も
変化する。Ａ／Ｄコンバータの出力はＲＯＭアドレスの
他にラッチ（１０１，ＡＮＤゲーグーＤとＮＯＲゲート
叩にもそのＬＳＢだけ印加される。ラッチα０）では発
振器０３）の発生するクロック周期毎に。
Ａ／Ｄコンバータ（７）のＬＳＢを取込み、ＡＮＤゲー
ト（社）、ＮＯＲゲート叩へ出力する。ＡＮＤゲート０
１）及びＮＯＲゲート叩ではクロックにて温度状況をサ
ンプリングし、１サンプリング周期の間でＬＳＢの変化
が認められた時、ＯＲゲグー圓を通じて温度変化のステ
ータスを出す。一方、パルスコマンド信号においても２
ケある内の一方のコマンドが送られてきｔこ時、ＯＲゲ
グー■を通じて利得変化のステータスを知らせる。加え
て電源投入時発生するパワーオンリセットパルスとの論
理和がイネーブルになった時のみ１周囲温度状況下の設
定利得を可変アッテネータのバイアス値が書き込まれた
Ｒ ＯＭ ［３１に電圧が印加する様、ＯＲゲグー圓の
出力をスイッチングトランジスタ面のベースへ接続しト
ランジスタ面を導通状態としてＲＯＭ（３）へ電流を流
す。なお、この状態は１クロック周期のみ持続するため
ＲＯＭ ＋３１の出力が消滅しない様ラッチ（至）にて
次の利得変更時まで保持される。
ト（社）、ＮＯＲゲート叩へ出力する。ＡＮＤゲート０
１）及びＮＯＲゲート叩ではクロックにて温度状況をサ
ンプリングし、１サンプリング周期の間でＬＳＢの変化
が認められた時、ＯＲゲグー圓を通じて温度変化のステ
ータスを出す。一方、パルスコマンド信号においても２
ケある内の一方のコマンドが送られてきｔこ時、ＯＲゲ
グー■を通じて利得変化のステータスを知らせる。加え
て電源投入時発生するパワーオンリセットパルスとの論
理和がイネーブルになった時のみ１周囲温度状況下の設
定利得を可変アッテネータのバイアス値が書き込まれた
Ｒ ＯＭ ［３１に電圧が印加する様、ＯＲゲグー圓の
出力をスイッチングトランジスタ面のベースへ接続しト
ランジスタ面を導通状態としてＲＯＭ（３）へ電流を流
す。なお、この状態は１クロック周期のみ持続するため
ＲＯＭ ＋３１の出力が消滅しない様ラッチ（至）にて
次の利得変更時まで保持される。
次の利得変更時はＡＮＤゲート（２）より得られるパル
スでＲＯＭ （３１の出力を再び取込む。ラッチ（至）
で保持される設定利得データは、Ｄ／Ａコンバータ（至
）によりアナログ電圧へ変換され、可変アッテネータバ
イアスとして可変アッテネータパスアス端子四より出力
される。
スでＲＯＭ （３１の出力を再び取込む。ラッチ（至）
で保持される設定利得データは、Ｄ／Ａコンバータ（至
）によりアナログ電圧へ変換され、可変アッテネータバ
イアスとして可変アッテネータパスアス端子四より出力
される。
従来の温度補償利得設定制御装置は以上のように構成さ
れているので２本装置中のＲＯＭの出力をラッチするフ
リップフロップが放射線の影響によレビット反転を起こ
し、誤動作を起こすという課題があった。
れているので２本装置中のＲＯＭの出力をラッチするフ
リップフロップが放射線の影響によレビット反転を起こ
し、誤動作を起こすという課題があった。
この発明は上記のような課題を解消するためになされた
もので、放射線の影響を受けない信頼性の高い温度補償
利得設定制御装置を得ることを目的とする。
もので、放射線の影響を受けない信頼性の高い温度補償
利得設定制御装置を得ることを目的とする。
この発明に係る温度補償利得設定制御装置は。
ＲＯＭの出力をラッチせず、Ｄ／Ａ変換後のアナログ値
をホールドするため、ＲＯＭへの通電時間を電源投入時
、パルスコマンド受信時及び温度状況変更時に限定した
まま放射線の影響を無視てきる様サンプルホールド回路
を用いたものである。
をホールドするため、ＲＯＭへの通電時間を電源投入時
、パルスコマンド受信時及び温度状況変更時に限定した
まま放射線の影響を無視てきる様サンプルホールド回路
を用いたものである。
この発明は、サンプリングにてＲＯＭを動作させ、 Ｄ
／Ａコンバータの出力をホールドすることによりディ
ジタルのラッチ回路を削減し、低消費電力でより小型な
回路規模の信頼性の高い装置が実現できる。
／Ａコンバータの出力をホールドすることによりディ
ジタルのラッチ回路を削減し、低消費電力でより小型な
回路規模の信頼性の高い装置が実現できる。
以下、この発明の一実施例を図について説明する。第１
図において、 ＋１１ 、［２） 、（３１、（４］
、（５１、（６１、（７１、（８） 。
図において、 ＋１１ 、［２） 、（３１、（４］
、（５１、（６１、（７１、（８） 。
（９１、（１０１、（Ｉｌｌ 、 （１２） 、 （１
３１、（１４１、Ｑ５１ 、 ［６１、（Ｉ７１． （
２ｍ 、 （２１１ハ従来装置と全く同一のものである
。―ばＦＥＴ、Ｇ！３１はオペアンプ、 Ｇ！４１はコ
ンデンサを示す。
３１、（１４１、Ｑ５１ 、 ［６１、（Ｉ７１． （
２ｍ 、 （２１１ハ従来装置と全く同一のものである
。―ばＦＥＴ、Ｇ！３１はオペアンプ、 Ｇ！４１はコ
ンデンサを示す。
次に動作について説明する。外部より送信されろテレコ
マンド信号が入力端子（１）に印加されるとゲインステ
ータスデコーダ（２）の内容が更新され。
マンド信号が入力端子（１）に印加されるとゲインステ
ータスデコーダ（２）の内容が更新され。
その出力がＲＯＭ ＋３１のアドレスとして出力される
。
。
ゲインステータスデコーダ（２）は電源投入時にパワー
オンリセット回路（４）によって発生するパルスにより
一旦リセットされた後、利得増加のテレコマンド信号（
５）、利得減少のテレコマンド信号（６）を受け、設定
利得を解読する。ＲＯＭ ＋３１にはゲインステータス
デコーダ（２）の出力とは全く独立な Ａ／Ｄコンバー
タ（７）の出力が印加されろ。Ａ／Ｄコンバータ（７）
の入力は抵抗器（８）とサーミスタ（９）の接続点の電
位である。温度変動に伴いサーミスタ（９）の抵抗値が
変り、接続点電位の変動量がＡ／Ｄコンバータ（７）の
持つしきい値を超えると、Ａ／Ｄコンバータ（７）の出
力も変化する。Ａ／Ｄコンバータ（７）の出力はＲＯＭ
アドレスの他にラッチＱＱ）、ＡＮＤゲート（Ｉｌｌと
ＮＯＲゲート口にもそのＬＳＢだけ印加される。ラッチ
α０）では発振器α３）が発生するクロック周期毎に、
Ａ／Ｄコンバータ（７）のＬＳＢを取込み、ＡＮＤゲー
グーｌ、ＮＯＲゲート口へ出力する。ＡＮＤゲーグーＤ
及びＮＯＲゲート口てはクロックにて温度状況をサンプ
リングし、１サンプリング周期の間でＬＳＢの変化が認
められた時、ＯＲゲグーＱ４］を通して温度変化のステ
ータスを出す。一方。
オンリセット回路（４）によって発生するパルスにより
一旦リセットされた後、利得増加のテレコマンド信号（
５）、利得減少のテレコマンド信号（６）を受け、設定
利得を解読する。ＲＯＭ ＋３１にはゲインステータス
デコーダ（２）の出力とは全く独立な Ａ／Ｄコンバー
タ（７）の出力が印加されろ。Ａ／Ｄコンバータ（７）
の入力は抵抗器（８）とサーミスタ（９）の接続点の電
位である。温度変動に伴いサーミスタ（９）の抵抗値が
変り、接続点電位の変動量がＡ／Ｄコンバータ（７）の
持つしきい値を超えると、Ａ／Ｄコンバータ（７）の出
力も変化する。Ａ／Ｄコンバータ（７）の出力はＲＯＭ
アドレスの他にラッチＱＱ）、ＡＮＤゲート（Ｉｌｌと
ＮＯＲゲート口にもそのＬＳＢだけ印加される。ラッチ
α０）では発振器α３）が発生するクロック周期毎に、
Ａ／Ｄコンバータ（７）のＬＳＢを取込み、ＡＮＤゲー
グーｌ、ＮＯＲゲート口へ出力する。ＡＮＤゲーグーＤ
及びＮＯＲゲート口てはクロックにて温度状況をサンプ
リングし、１サンプリング周期の間でＬＳＢの変化が認
められた時、ＯＲゲグーＱ４］を通して温度変化のステ
ータスを出す。一方。
パルスコマンド信号においても２ケある内の一方のコマ
ンドが送られてきた時、ＯＲゲグー印を通じて利得変化
のステータスを知らせる。加えて電源投入時発生するパ
ワーオンリセットパルスの論理和がイネーブルになった
時のみ２周囲温度状況下の設定利得を可変アッテネータ
のバイアス値が書き込まれたＲ ＯＭ （３）に電圧が
印加する様、ＯＲゲグー圓の出力をスイッチングトラン
ジスターのベースへ接続し、トランジスタＵ）を導通状
態としてＲＯＭ （３１へ電流を流す。ＲＯＭ （３１
より出力される可変アッテネータバイアスは、 Ｄ ／
Ａコンバータ（至）にてアナログ量へ変換される。Ｄ／
ＡコンバータＧ！ｍにより変換された可変アッテネータ
バイアスはＦＥＴ（２２１のドレインに印加され、その
ゲートへ接続されているＯＲゲグー印がイネーブルにな
った時ソースへその値をホールドする。ホールド時間は
オペアンプ囚の入力インピーダンス及びコンデンサ（２
匂の容量により決まる。
ンドが送られてきた時、ＯＲゲグー印を通じて利得変化
のステータスを知らせる。加えて電源投入時発生するパ
ワーオンリセットパルスの論理和がイネーブルになった
時のみ２周囲温度状況下の設定利得を可変アッテネータ
のバイアス値が書き込まれたＲ ＯＭ （３）に電圧が
印加する様、ＯＲゲグー圓の出力をスイッチングトラン
ジスターのベースへ接続し、トランジスタＵ）を導通状
態としてＲＯＭ （３１へ電流を流す。ＲＯＭ （３１
より出力される可変アッテネータバイアスは、 Ｄ ／
Ａコンバータ（至）にてアナログ量へ変換される。Ｄ／
ＡコンバータＧ！ｍにより変換された可変アッテネータ
バイアスはＦＥＴ（２２１のドレインに印加され、その
ゲートへ接続されているＯＲゲグー印がイネーブルにな
った時ソースへその値をホールドする。ホールド時間は
オペアンプ囚の入力インピーダンス及びコンデンサ（２
匂の容量により決まる。
今、可変アッテネータの設定精度をｎｚとすると。
１００− ｎ ＝ ｅ −”’
となり。
で、オペアンプの入力インピーダンスをＲＭΩ。
コンデンサの容量をＣｕＦとした時。
となる。この場合２発振器のクロック周期は。
以下とすればよい。オペアンプの出力はトランジスタ固
を介して可変アッテネータバイアス端子（２１１へ供給
される。
を介して可変アッテネータバイアス端子（２１１へ供給
される。
以上のようにこの発明によれば、サンプリングにてＲＯ
Ｍを動作させ、可変アッテネータバイアス値をホールド
しているので、低消費電力でｆｉ射線による誤動作のな
い信頼性の高い温度補償利得設定制御装置が得られる効
果がある。
Ｍを動作させ、可変アッテネータバイアス値をホールド
しているので、低消費電力でｆｉ射線による誤動作のな
い信頼性の高い温度補償利得設定制御装置が得られる効
果がある。
第１図はこの発明の一実施例による温度補償利得設定制
御装置を示すブロック図、第２図は従来の温度補償利得
設定制御装置を示す図、第３図は中継器の一実施例を示
す図である。（１）はテレコマンド入力端子、（２）は
ゲインステータスデコーダ。 （３）はＲＯＭ、［４１はパワーオンリセット、（５）
は利得増加のテレコマンド信号、（６）は利得減少のテ
レコマンド信号、（７）はＡ／Ｄコンバータ、（８）は
抵抗器。 （９）はサーミスタ、ａωはラッチ、ｆｉｌ）はＡＮＤ
ゲート。 回はＮＯＲゲート、０３）は発振器、圓は第１のＯＲゲ
ート、Ｑ５１は第２のＯＲゲート、（ト）は第３のＯＲ
ゲート、（１７１はスイッチングトランジスタ、（２）
はＤ／Ａコンバータ、＋２１１は可変アッテネータバイ
アス端子。 （至）はＦＥＴ、（！＋１はオペアンプ、 （２４１は
コンデンサ。 固はトランジスタを示す。 なお２図中、同一符号は同一または相当部分を示す。
御装置を示すブロック図、第２図は従来の温度補償利得
設定制御装置を示す図、第３図は中継器の一実施例を示
す図である。（１）はテレコマンド入力端子、（２）は
ゲインステータスデコーダ。 （３）はＲＯＭ、［４１はパワーオンリセット、（５）
は利得増加のテレコマンド信号、（６）は利得減少のテ
レコマンド信号、（７）はＡ／Ｄコンバータ、（８）は
抵抗器。 （９）はサーミスタ、ａωはラッチ、ｆｉｌ）はＡＮＤ
ゲート。 回はＮＯＲゲート、０３）は発振器、圓は第１のＯＲゲ
ート、Ｑ５１は第２のＯＲゲート、（ト）は第３のＯＲ
ゲート、（１７１はスイッチングトランジスタ、（２）
はＤ／Ａコンバータ、＋２１１は可変アッテネータバイ
アス端子。 （至）はＦＥＴ、（！＋１はオペアンプ、 （２４１は
コンデンサ。 固はトランジスタを示す。 なお２図中、同一符号は同一または相当部分を示す。
Claims (1)
- テレコマンドパルスが入力される入力端子を有し、入力
コマンド信号から設定利得状態を解読するゲインステー
タスデコーダと、電源とアース間に直列に接続された抵
抗器とサーミスタと、上記抵抗器とサーミスタとの接続
点の電位を取込むＡ／Ｄコンバータと２パワーオンリセ
ット回路の出力、２ケのテレコマンドパルスの論理和ま
たは上記Ａ／Ｄコンバータの最下位ビットと、上記最下
位ビットをラッチ回路に介した出力の論理演算結果との
論理和が、ベースへ接続されているトランジスタを介し
て電圧が印加され、上記ゲインステータスデコーダ、Ａ
／Ｄコンバータの並列出力信号をアドレスとし、周囲温
度状況下に適合した利得設定値に対応した減衰量を得る
ために必要な電圧値を読み出すＲＯＭと、このＲＯＭ出
力をアナログ量へ変換するＤ／Ａコンバータと、このＤ
／Ａコンバータ出力をドレインに取込み、クロック及び
上記パワーオンリセットと、テレコマンドパルスと、上
記Ａ／Ｄコンバータ最下位ビットのラッチ前後の論理演
算結果との論理和がゲートに印加されることによりＤ／
Ａコンバータの出力値をソースにホールドするＦＥＴと
、このＦＥＴのソースとアース間に直列に接続されたコ
ンデンサと、上記ＦＥＴのソースに非反転入力端子が接
続されたオペアンプ及びこのオペアンプ出力に直列に接
続されたトランジスタ、このトランジスタのエミッタよ
り可変アッテネータへそのバイアスを供給する出力端子
とを備えたことを特徴とする温度補償利得設定制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4654690A JPH03248611A (ja) | 1990-02-27 | 1990-02-27 | 温度補償利得設定制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4654690A JPH03248611A (ja) | 1990-02-27 | 1990-02-27 | 温度補償利得設定制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03248611A true JPH03248611A (ja) | 1991-11-06 |
Family
ID=12750310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4654690A Pending JPH03248611A (ja) | 1990-02-27 | 1990-02-27 | 温度補償利得設定制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03248611A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8692546B2 (en) | 2009-07-22 | 2014-04-08 | Allegro Microsystems, Llc | Circuits and methods for generating a diagnostic mode of operation in a magnetic field sensor |
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| US9638764B2 (en) | 2015-04-08 | 2017-05-02 | Allegro Microsystems, Llc | Electronic circuit for driving a hall effect element with a current compensated for substrate stress |
| US9645220B2 (en) | 2014-04-17 | 2017-05-09 | Allegro Microsystems, Llc | Circuits and methods for self-calibrating or self-testing a magnetic field sensor using phase discrimination |
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-
1990
- 1990-02-27 JP JP4654690A patent/JPH03248611A/ja active Pending
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