JPH03225484A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH03225484A JPH03225484A JP2021744A JP2174490A JPH03225484A JP H03225484 A JPH03225484 A JP H03225484A JP 2021744 A JP2021744 A JP 2021744A JP 2174490 A JP2174490 A JP 2174490A JP H03225484 A JPH03225484 A JP H03225484A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- contact
- circuit
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部割込機能を具備したマイクロコンピュ
ータに関するものである。
ータに関するものである。
第２図は、従来の、ボートに波形を出力するためのマイ
クロコンピュータの出力回路の構成図である０図におい
て、（Ａ）は、トライステートＩＣ（Ｄ）の入力（ａ）
に、そしてＣＢ）は、トライステートＩＣ（Ｄ）の入力
ら）に接続されている信号線。
クロコンピュータの出力回路の構成図である０図におい
て、（Ａ）は、トライステートＩＣ（Ｄ）の入力（ａ）
に、そしてＣＢ）は、トライステートＩＣ（Ｄ）の入力
ら）に接続されている信号線。
また、トライステートＩＣ（Ｄ）の出力（Ｃ）は、ボー
ト（Ｃ）に接続されている。
ト（Ｃ）に接続されている。
次に、従来技術の動作について説明する。
信号線（Ｂ）をＯＦＦする場合、信号線Ｂからトライス
テー）ＩＣ（Ｄ）の入力（ｂ）に信号が入力される。こ
のとき、信号線（Ａ）からトライステートＩＣＣＤ）の
入力（ａ）に“Ｈ”レベルの信号が入力されると、トラ
イステー）ＩＣ（Ｄ）はＯＦＦ状態となり、ボート（Ｃ
）はハイインピーダンス状態になる。つまり、信号線（
Ｂ）はＯＦＦ状態となる。このように、従来技術では、
上記動作を図示しないソフトウェアによって制御し、信
号線（Ｂ）をＯＦＦ状態となるようにしている。
テー）ＩＣ（Ｄ）の入力（ｂ）に信号が入力される。こ
のとき、信号線（Ａ）からトライステートＩＣＣＤ）の
入力（ａ）に“Ｈ”レベルの信号が入力されると、トラ
イステー）ＩＣ（Ｄ）はＯＦＦ状態となり、ボート（Ｃ
）はハイインピーダンス状態になる。つまり、信号線（
Ｂ）はＯＦＦ状態となる。このように、従来技術では、
上記動作を図示しないソフトウェアによって制御し、信
号線（Ｂ）をＯＦＦ状態となるようにしている。
以上のように、従来のマイクロコンピュータでは、信号
線（Ｂ）をＯＦＦにする動作をソフトウェアによって行
っているが、このような動作を頻繁に繰り返すとソフト
ウェアに負荷がかかるという欠点があった。
線（Ｂ）をＯＦＦにする動作をソフトウェアによって行
っているが、このような動作を頻繁に繰り返すとソフト
ウェアに負荷がかかるという欠点があった。
本発明は、上記のような欠点を解消するためになされた
もので、ソフトウェアの負荷を減らすことができるマイ
クロコンピュータを得ることを目的とする。
もので、ソフトウェアの負荷を減らすことができるマイ
クロコンピュータを得ることを目的とする。
本発明に係るマイクロコンピュータは、外部力ら直接、
出力信号をＯＦＦすることができる外缶割込手段を設け
たものである。
出力信号をＯＦＦすることができる外缶割込手段を設け
たものである。
本発明によれば、外部割込回路をマイクロコンピュータ
に備えたから、ソフトウェアに頼らず、外部から強制的
に信号線ＣＢ）の出力信号をＯＦＦ状態にすることがで
きる。
に備えたから、ソフトウェアに頼らず、外部から強制的
に信号線ＣＢ）の出力信号をＯＦＦ状態にすることがで
きる。
以下、この発明の一実施例を図面を用いて説明する。
第１図は、この発明の一実施例によるマイクロコンピュ
ータにおける出力回路の構成図で、外部割込によって信
号線（Ｂ）の出力信号をＯＦＦ状態にするために、従来
のボート出力回路に外部割込回路が追加された構成とな
っている。
ータにおける出力回路の構成図で、外部割込によって信
号線（Ｂ）の出力信号をＯＦＦ状態にするために、従来
のボート出力回路に外部割込回路が追加された構成とな
っている。
図において、リセット信号（Ｅ）と外部割込信号（Ｆ）
はＡＮＤ回路に入力されている。このＡＮＤ回路の出力
は、ラッチ回路１．２を通ってトライステートＩＣ（Ｄ
）の入力（ａ）に入力されている。
はＡＮＤ回路に入力されている。このＡＮＤ回路の出力
は、ラッチ回路１．２を通ってトライステートＩＣ（Ｄ
）の入力（ａ）に入力されている。
トライステートＩＣ（Ｄ）の入力（ロ）は、信号線（Ｂ
）に接続されている。また、トライステートＩＣ（Ｄ）
の出力（Ｃ）はボート（Ｃ）に接続されている。
）に接続されている。また、トライステートＩＣ（Ｄ）
の出力（Ｃ）はボート（Ｃ）に接続されている。
次に、本実施例の動作について説明する。
外部からの信号によって強制的に出力信号をＯＦＦ状態
にする場合、リセット信号（Ｅ）は通常の状態では“Ｈ
”レベルを出力しているので、外部割込信号（Ｆ）が“
Ｌ”レベルのとき接点１は“Ｌ”レベルになる。また接
点１はラッチ回路１（７）ＮＡＮＤＡＮＤ回路に接続さ
れているので、接点２は”Ｈ”レベルになる。さらに接
点２は、ラッチ回路２のインバータ回路に接続されてい
るので、接点３は”Ｌ”レベルになる。そして接点３は
、インバータ回路に接続されているのでトライステート
Ｉ Ｃ（ｃＱの入力（ａ）はＨ”レベルになるため、Ｏ
ＦＦ状態になる。
にする場合、リセット信号（Ｅ）は通常の状態では“Ｈ
”レベルを出力しているので、外部割込信号（Ｆ）が“
Ｌ”レベルのとき接点１は“Ｌ”レベルになる。また接
点１はラッチ回路１（７）ＮＡＮＤＡＮＤ回路に接続さ
れているので、接点２は”Ｈ”レベルになる。さらに接
点２は、ラッチ回路２のインバータ回路に接続されてい
るので、接点３は”Ｌ”レベルになる。そして接点３は
、インバータ回路に接続されているのでトライステート
Ｉ Ｃ（ｃＱの入力（ａ）はＨ”レベルになるため、Ｏ
ＦＦ状態になる。
このように本実施例では、外部割込回路をマイクロコン
ピュータに備え、外部割込信号（Ｆ）を“Ｌ”レベルに
することによって強制的に信号線（Ｂ）の出力信号をＯ
ＦＦ状態にすることができこの結果、ソフトウェアの負
担を軽減することができる。
ピュータに備え、外部割込信号（Ｆ）を“Ｌ”レベルに
することによって強制的に信号線（Ｂ）の出力信号をＯ
ＦＦ状態にすることができこの結果、ソフトウェアの負
担を軽減することができる。
以上のように本発明によれば、出力信号を外部割込信号
によって、強制的にＯＦＦすることができる外部割込回
路を設けた構成としたので、ソフトウェアの負荷が低減
されたマイクロコンピュータを得ることができるという
効果がある。
によって、強制的にＯＦＦすることができる外部割込回
路を設けた構成としたので、ソフトウェアの負荷が低減
されたマイクロコンピュータを得ることができるという
効果がある。
第１図は、本発明に一実施例によるマイクロコンピュー
タの回路構成図、第２図は従来のマイクロコンピュータ
の回路構成図である。 図において、（Ａ）はトライステートＩＣＣＤ）への入
力線、（Ｂ）は三相モータ制御信号、（Ｃ）はボート、
（Ｄ）はトライステートＩＣ１（Ｅ）はリセット信号、
（Ｆ）は外部割込信号。 なお図中同一符号は同−又は相当部分を示す。
タの回路構成図、第２図は従来のマイクロコンピュータ
の回路構成図である。 図において、（Ａ）はトライステートＩＣＣＤ）への入
力線、（Ｂ）は三相モータ制御信号、（Ｃ）はボート、
（Ｄ）はトライステートＩＣ１（Ｅ）はリセット信号、
（Ｆ）は外部割込信号。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）出力信号を強制的に外部よりＯＦＦ状態にするこ
とのできる外部割込回路を備えたことを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021744A JPH03225484A (ja) | 1990-01-30 | 1990-01-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021744A JPH03225484A (ja) | 1990-01-30 | 1990-01-30 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225484A true JPH03225484A (ja) | 1991-10-04 |
Family
ID=12063584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021744A Pending JPH03225484A (ja) | 1990-01-30 | 1990-01-30 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225484A (ja) |
-
1990
- 1990-01-30 JP JP2021744A patent/JPH03225484A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0345819A3 (en) | Overflow correction circuit | |
| JPH0527285B2 (ja) | ||
| JPH03225484A (ja) | マイクロコンピュータ | |
| JP2814704B2 (ja) | 割り込みコントロール回路 | |
| JPH0377406A (ja) | 発振制御回路 | |
| JPS61147362A (ja) | ワンチツプ・マイクロコンピユ−タのモ−ド設定方式 | |
| JPH0511896A (ja) | 半導体回路 | |
| JPH06103838B2 (ja) | 論理回路 | |
| JPH0325228Y2 (ja) | ||
| JPS6228838A (ja) | 割込制御回路 | |
| JPH03225430A (ja) | 割り込み回路 | |
| JPS55959A (en) | Input-output circuit of microcomputer | |
| JPH0237067Y2 (ja) | ||
| JPS61224043A (ja) | マイクロコンピユ−タの割込制御回路 | |
| JPH0383143A (ja) | エミュレーション回路装置 | |
| JPS62131628A (ja) | インタフエ−ス回路 | |
| JPH0710421Y2 (ja) | 出力デ−タ制御回路 | |
| JPH02254817A (ja) | 排他的論理和回路 | |
| JPH0430058B2 (ja) | ||
| JPH0681047B2 (ja) | Ａ／ｄコンバータ内臓マイクロコンピュータ | |
| JPS62169831U (ja) | ||
| JPH01174986A (ja) | 出力遮断回路 | |
| JPH0223703A (ja) | 発振制御回路 | |
| JPS6158074A (ja) | マイクロコンピユ−タ | |
| JPS62290940A (ja) | マイクロ・プロセツサ用エミユレ−タ装置 |