JPH03214812A - 外部負荷駆動用ｃｍｏｓドライバ回路 - Google Patents
外部負荷駆動用ｃｍｏｓドライバ回路Info
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- JPH03214812A JPH03214812A JP2010382A JP1038290A JPH03214812A JP H03214812 A JPH03214812 A JP H03214812A JP 2010382 A JP2010382 A JP 2010382A JP 1038290 A JP1038290 A JP 1038290A JP H03214812 A JPH03214812 A JP H03214812A
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- 230000000694 effects Effects 0.000 description 4
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- 238000000034 method Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 2
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- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部負荷駆動用ＣＭＯＳドライバ回路の出力
の変化で生ずる電圧ノイズによるデジタル装置の誤動作
防止に関するものである。
の変化で生ずる電圧ノイズによるデジタル装置の誤動作
防止に関するものである。
従来の外部負荷駆動用ＣＭＯＳドライバ回路の一例を第
４図に示し、同回路のタイミングチャートを第２図に示
す。
４図に示し、同回路のタイミングチャートを第２図に示
す。
第４図において、（３４）は入力信号線、（３６）は出
力信号線、（２２） （２４）はＮチャンネルのエンハ
ンスメント型ＭＯＳ｝ランジスタ（以下単にＭＯＳＴｒ
と記す。） 、（２１）（２３）はＰチャンネルのエン
ハンスメント型ＭＯＳＴｒ、（２５）は負荷容量である
。
力信号線、（２２） （２４）はＮチャンネルのエンハ
ンスメント型ＭＯＳ｝ランジスタ（以下単にＭＯＳＴｒ
と記す。） 、（２１）（２３）はＰチャンネルのエン
ハンスメント型ＭＯＳＴｒ、（２５）は負荷容量である
。
また、第２図において、（ｂ）は入力信号線（３４）の
信号波形、接続線（３５）の信号波形を鎖線（ｂ）、出
力信号線（３６）の信号波形を鎖線（ｃ）で示した。
信号波形、接続線（３５）の信号波形を鎖線（ｂ）、出
力信号線（３６）の信号波形を鎖線（ｃ）で示した。
第４図に示した従来の外部負荷駆動用ＣＭＯＳドライバ
回路の動作を以下に説明する。
回路の動作を以下に説明する。
この外部負荷駆動用ＣＭＯＳドライバ回路は、第４図に
示したように、一般的には主インバータ（３３）と補助
インバータ（３２）との２段で構成する。
示したように、一般的には主インバータ（３３）と補助
インバータ（３２）との２段で構成する。
トランジスタのチャンネル幅（り とチャンネル長（Ｌ
）との比（Ｗ／Ｌ）は、主インバータ（３３）において
は補助インバータ（３２）より数倍大きい。
）との比（Ｗ／Ｌ）は、主インバータ（３３）において
は補助インバータ（３２）より数倍大きい。
時刻（七〇）から時刻（ｔ１）までの間、入力信号線（
３４）における信号はロウレベルであり、ＭＯＳＴｒ（
２ｌ）はオン、Ｍ Ｏ Ｓ Ｔ ｒ （２２）はオフ状
態となり、接続線（３５）の信号はハイレベルとなって
、ＭＯＳＴ ｒ （２３）はオフ、Ｍ Ｏ Ｓ Ｔ ｒ
（２４）はオン状態となる。従って、出力信号線（３
６）の信号はロウレベルとなる。
３４）における信号はロウレベルであり、ＭＯＳＴｒ（
２ｌ）はオン、Ｍ Ｏ Ｓ Ｔ ｒ （２２）はオフ状
態となり、接続線（３５）の信号はハイレベルとなって
、ＭＯＳＴ ｒ （２３）はオフ、Ｍ Ｏ Ｓ Ｔ ｒ
（２４）はオン状態となる。従って、出力信号線（３
６）の信号はロウレベルとなる。
時刻（１＋）で入力信号線（３４）の信号レベルがロウ
レベルからハイレヘルヘｉ化ｔると、ＭＯＳＴｒ（２１
）はオフ、Ｍ Ｏ Ｓ Ｔ ｒ （２２）はオン状態と
なり、接続線（３５）の信号はロウレベルになるので、
ＭＯＳ Ｔ ｒ （２３）はオン、Ｍ Ｏ Ｓ Ｔ ｒ
（２４）はオフ状態となる。従って、出力信号線（３
６）の信号はハイレベルになる。
レベルからハイレヘルヘｉ化ｔると、ＭＯＳＴｒ（２１
）はオフ、Ｍ Ｏ Ｓ Ｔ ｒ （２２）はオン状態と
なり、接続線（３５）の信号はロウレベルになるので、
ＭＯＳ Ｔ ｒ （２３）はオン、Ｍ Ｏ Ｓ Ｔ ｒ
（２４）はオフ状態となる。従って、出力信号線（３
６）の信号はハイレベルになる。
時刻（１ｚ）で入力信号線（３４）の信号はハイレベル
からロウレベルへ変化し、ＭＯＳＴｒ（２１）はオン、
Ｍ Ｏ Ｓ Ｔ ｒ （２２）はオフ状態になり、接続
線（３５）の信号はハイレベルになるので、Ｍ Ｏ Ｓ
Ｔ ｒ （２３）はオフ、Ｍ Ｏ Ｓ Ｔ ｒ （２
４）はオン状態となる。従って、出力信号線（３６）の
信号はロウレベルになる．このように、従来の外部負荷
駆動用ＣＭＯＳドライバ回路は動作するのである。
からロウレベルへ変化し、ＭＯＳＴｒ（２１）はオン、
Ｍ Ｏ Ｓ Ｔ ｒ （２２）はオフ状態になり、接続
線（３５）の信号はハイレベルになるので、Ｍ Ｏ Ｓ
Ｔ ｒ （２３）はオフ、Ｍ Ｏ Ｓ Ｔ ｒ （２
４）はオン状態となる。従って、出力信号線（３６）の
信号はロウレベルになる．このように、従来の外部負荷
駆動用ＣＭＯＳドライバ回路は動作するのである。
ところが、半導体集積回路において、外部負荷の駆動能
力を高く設定された出力端子、いわゆる高ドライブ能力
の出力端子が、複数同時に変化した場合、電源線に電圧
ノイズが発生し、他のデジタル回路の誤動作の原因とな
るという問題がある。
力を高く設定された出力端子、いわゆる高ドライブ能力
の出力端子が、複数同時に変化した場合、電源線に電圧
ノイズが発生し、他のデジタル回路の誤動作の原因とな
るという問題がある。
また、このノイズを抑制するために、同時に変化する出
力端子の近くに電源端子を追加して設ける方法があるが
、この方法では、限られた数の外部端子の内、使用可能
な端子の数が減少するという不都合もあった。
力端子の近くに電源端子を追加して設ける方法があるが
、この方法では、限られた数の外部端子の内、使用可能
な端子の数が減少するという不都合もあった。
（課題を解決するための手段〕
上記課題に鑑みて、本発明においては、補助インバータ
と主インバータと、この補助インバータの出力端子と主
インバータの入力端子を接続する接続線を備え、ドレイ
ンとゲートが共通に接続された一つ以上のトランジスタ
を直列に接続してなる直列接続体の一端を、この直列接
続体と上記接続線との接続もしくは非接続を制御するス
イッチ回路に接続し、この直列接続体の他端を電源線と
接続するという手段を講じた。
と主インバータと、この補助インバータの出力端子と主
インバータの入力端子を接続する接続線を備え、ドレイ
ンとゲートが共通に接続された一つ以上のトランジスタ
を直列に接続してなる直列接続体の一端を、この直列接
続体と上記接続線との接続もしくは非接続を制御するス
イッチ回路に接続し、この直列接続体の他端を電源線と
接続するという手段を講じた。
本発明によれば、補助インバータと主インバータと、こ
の補助インバータの出力端子と主インバータの入力端子
を接続する接続線を備えた外部負荷駆動用ＣＭＯＳドラ
イバ回路において、ドレインとゲートが共通に接続され
た一つ以上のトランジスタを直列に接続してなる直列接
続体の一端を、この直列接続体と上記接続線との接続も
しくは非接続を制御するスイッチ回路に接続し、この直
列接続体の他端を電源線と接続したので、主インバータ
のＭＯＳＴｒのゲート・ソース間電圧を下げることがで
きる。
の補助インバータの出力端子と主インバータの入力端子
を接続する接続線を備えた外部負荷駆動用ＣＭＯＳドラ
イバ回路において、ドレインとゲートが共通に接続され
た一つ以上のトランジスタを直列に接続してなる直列接
続体の一端を、この直列接続体と上記接続線との接続も
しくは非接続を制御するスイッチ回路に接続し、この直
列接続体の他端を電源線と接続したので、主インバータ
のＭＯＳＴｒのゲート・ソース間電圧を下げることがで
きる。
よって、ドレイン・ソース間の電流の時間に対する変化
分が小さくなるので、集積回路等における高ドライブ能
力の出力端子が、複数同時に変化した場合でも、電源線
に発生する電圧ノイズは小さくなる。
分が小さくなるので、集積回路等における高ドライブ能
力の出力端子が、複数同時に変化した場合でも、電源線
に発生する電圧ノイズは小さくなる。
（実 施 例〕
以下に本発明にかかる外部負荷駆動用ＣＭＯ Ｓドライ
バ回路を図面に基づいて詳細に説明する。
バ回路を図面に基づいて詳細に説明する。
第１図は本発明の外部負荷駆動用ＣＭＯＳドライバ回路
の実施例を示す回路図、第２図は同回路のタイミングチ
ャート図、第３図は同回路に用いるＭＯＳＴｒのゲート
・ソース間の電圧とドレイン・ソース間の電流の関係図
である。
の実施例を示す回路図、第２図は同回路のタイミングチ
ャート図、第３図は同回路に用いるＭＯＳＴｒのゲート
・ソース間の電圧とドレイン・ソース間の電流の関係図
である。
上記第１図，第２図および第３図に基づいて説明する。
本発明の外部負荷駆動用ＣＭＯＳドライバ回路の構成は
、第１図に示したように、ドレインとゲートが共通に接
続された２個のトランジスタ（８）（９）が直列に接続
され、一方の端部に位置するトランジスタ（９）のソー
スが接地された直列接続体を備え、直列接続体の他方の
端部に位置するトランジスタ（８）のドレインが制御信
号線（１７）により主インバータ（１３）と補助インパ
ータ（１２）を接続する接続線（１５）にＭＯ Ｓ Ｔ
ｒ （６）（７）を通じて電気的に接続されている点
を特徴としている． ところで、第３図に示したように、ＭＯＳＴｒの電圧電
流特性は、幾何学的寸法が一定ならば、その特性も一定
となり、飽和領域においては■。，” （Ｖｃｓ Ｖ
ｔ ） ”となり、非飽和領域においてはＩｏｓｃＣ（
Ｖｃｓ Ｖｔ ） Ｖｏｓ Ｖｏｓ” ／ ２の関
係がある。そして、ＭＯＳＴｒを通じて負荷容量を充電
または放電する時の、時間に対する電流の変化分（ｄｌ
／ｄｔ．）は、このドレイン・ソース間の電流（■。，
）により決まる。また、ＭＯＳＴｒ回路が導通状態にな
るしきい値電圧ｖ７は、プロセスに変化が無ければ一定
である。例えば、５ボルト動作のＮチャンネルＭＯＳＴ
ｒの場合は、それは１．ＯＶボルトである。
、第１図に示したように、ドレインとゲートが共通に接
続された２個のトランジスタ（８）（９）が直列に接続
され、一方の端部に位置するトランジスタ（９）のソー
スが接地された直列接続体を備え、直列接続体の他方の
端部に位置するトランジスタ（８）のドレインが制御信
号線（１７）により主インバータ（１３）と補助インパ
ータ（１２）を接続する接続線（１５）にＭＯ Ｓ Ｔ
ｒ （６）（７）を通じて電気的に接続されている点
を特徴としている． ところで、第３図に示したように、ＭＯＳＴｒの電圧電
流特性は、幾何学的寸法が一定ならば、その特性も一定
となり、飽和領域においては■。，” （Ｖｃｓ Ｖ
ｔ ） ”となり、非飽和領域においてはＩｏｓｃＣ（
Ｖｃｓ Ｖｔ ） Ｖｏｓ Ｖｏｓ” ／ ２の関
係がある。そして、ＭＯＳＴｒを通じて負荷容量を充電
または放電する時の、時間に対する電流の変化分（ｄｌ
／ｄｔ．）は、このドレイン・ソース間の電流（■。，
）により決まる。また、ＭＯＳＴｒ回路が導通状態にな
るしきい値電圧ｖ７は、プロセスに変化が無ければ一定
である。例えば、５ボルト動作のＮチャンネルＭＯＳＴ
ｒの場合は、それは１．ＯＶボルトである。
インダクタンス成分（Ｌ）による電圧ノイズ（Δ■）は
、ΔＶ＝Ｌ − ｄ Ｉ／ｄ ｔである。Δ■が最大に
なるのは、ＭＯＳＴｒがオフ状態がらオン状態に変化す
る時であり、電流（■。，）は０がら飽和領域のＩＤＳ
ｏｃ（Ｖｃｓ ＶＴ ） ”まで変化する。
、ΔＶ＝Ｌ − ｄ Ｉ／ｄ ｔである。Δ■が最大に
なるのは、ＭＯＳＴｒがオフ状態がらオン状態に変化す
る時であり、電流（■。，）は０がら飽和領域のＩＤＳ
ｏｃ（Ｖｃｓ ＶＴ ） ”まで変化する。
以上のことから、何らかの手段によりゲート・ソース間
の電圧（■。，）を下げ、上記電流（Ｉｏｓ）を下げる
ことができれば、インダクタンス成分（Ｌ）によるノイ
ズ（ΔＶ）を小さ《できるのである。
の電圧（■。，）を下げ、上記電流（Ｉｏｓ）を下げる
ことができれば、インダクタンス成分（Ｌ）によるノイ
ズ（ΔＶ）を小さ《できるのである。
本発明はこの原理を利用したものであり、制御信号線（
１７）の信号によりドライブ回路の主インバータ（ｌ３
）を構成するＭＯＳＴｒ（３）（４）（７）ゲ Ｉ”ソ
ース間の電圧（■。，）を下げ、電流Ｈａｓ）を下げる
ことにより、電流の変化分（ｄｉ／ｄｔ）を小さくし、
電源線のインダクタンス成分（Ｌ）によるノイズを低下
させるものである。
１７）の信号によりドライブ回路の主インバータ（ｌ３
）を構成するＭＯＳＴｒ（３）（４）（７）ゲ Ｉ”ソ
ース間の電圧（■。，）を下げ、電流Ｈａｓ）を下げる
ことにより、電流の変化分（ｄｉ／ｄｔ）を小さくし、
電源線のインダクタンス成分（Ｌ）によるノイズを低下
させるものである。
次に、第１図で示した回路図に基づいて本発明の外部負
荷駆動用ＣＭＯＳドライバ回路の動作を説明する。
荷駆動用ＣＭＯＳドライバ回路の動作を説明する。
第１図の回路において、Ｍ Ｏ Ｓ Ｔ ｒ （９）の
ドレイン電圧を（Ｖ，）， Ｍ Ｏ Ｓ Ｔ ｒ （８
）のドレイン電圧を（Ｖ！），補助インバータ（ｌ２）
と主インバータ（１３）とを接続する接続線（１５）の
電圧を（ｖ３）とする。
ドレイン電圧を（Ｖ，）， Ｍ Ｏ Ｓ Ｔ ｒ （８
）のドレイン電圧を（Ｖ！），補助インバータ（ｌ２）
と主インバータ（１３）とを接続する接続線（１５）の
電圧を（ｖ３）とする。
Ｍ Ｏ Ｓ Ｔ ｒ （８） （９）はそれぞれドレイ
ンとゲートが接続されているため、Ｍ Ｏ Ｓ Ｔ ｒ
の飽和領域で動作する。
ンとゲートが接続されているため、Ｍ Ｏ Ｓ Ｔ ｒ
の飽和領域で動作する。
まず、制御信号線（ｌ７）とＭＯ Ｓ Ｔ ｒ （６）
（７）オヨびＭ Ｏ Ｓ Ｔ ｒ （１０） （１１）
で構成される回路について説明する． Ｍ Ｏ Ｓ Ｔ ｒ （１０） （１１）はインバータ
回路を構成し、Ｓ Ｔ ｒ （６） （７）は上記イン
バータ回路とともにトランスファーゲートを構成する。
（７）オヨびＭ Ｏ Ｓ Ｔ ｒ （１０） （１１）
で構成される回路について説明する． Ｍ Ｏ Ｓ Ｔ ｒ （１０） （１１）はインバータ
回路を構成し、Ｓ Ｔ ｒ （６） （７）は上記イン
バータ回路とともにトランスファーゲートを構成する。
制御信号線（ｌ７）の信号レベルがロウレベルのとき、
トランスファーゲートはオフ状態になる。即ち、制御信
号線（１７）の信号レベルがロウレベルのとき、この回
路は第４図に示した従来の外部負荷駆動用Ｃ Ｍ Ｏ
Ｓドライハ回路と全く同じ動作をする。
トランスファーゲートはオフ状態になる。即ち、制御信
号線（１７）の信号レベルがロウレベルのとき、この回
路は第４図に示した従来の外部負荷駆動用Ｃ Ｍ Ｏ
Ｓドライハ回路と全く同じ動作をする。
次に、制御信号線（１７）の信号レベルがハイレベルの
とき、トランスファーゲートはオン状態になる。
とき、トランスファーゲートはオン状態になる。
この状態において、補助インバータ（ｌ２）の入力信号
線（ｌ４）に、第２図に示した信号波形（ａ）が入力さ
れた場合、入力信号線（１４）の信号レベルがハイレベ
ルのときはＭ Ｏ Ｓ Ｔ ｒ （８） （９）はオフ
状態になり接続線（ｌ５）の信号（ＶいはＯボルトにな
る。
線（ｌ４）に、第２図に示した信号波形（ａ）が入力さ
れた場合、入力信号線（１４）の信号レベルがハイレベ
ルのときはＭ Ｏ Ｓ Ｔ ｒ （８） （９）はオフ
状態になり接続線（ｌ５）の信号（ＶいはＯボルトにな
る。
また、入力信号線（１４）の信号レベルがロウレベルの
とき、ＭＯＳＴｒのしきい値電圧を（ＶＴ）、ＭＯＳＴ
ｒのパックゲートバイアス効果によるしきい値電圧の変
動分を（ΔＶｔ）とすると、ＭＯＳＴｒの動作条件が■
。，≧Ｖ，であるから、■，＝Ｖ７ 、Ｖｚ ＝Ｖ３
＝Ｖｙ ＋Ｖｒ＋ΔＶ，＝２Ｖア＋ΔｖＴとなる。具体
例として、電源電圧（ＶＤＤ）を５．０ボルト、しきい
値電圧（■７）を１．５ボルト、変化分（Δ■Ｔ）を１
．０ボルトとすると、■，＝１．５ボルト、Ｖｚ ”’
Ｖ：＋ ＝４．０ボルトとなる。
とき、ＭＯＳＴｒのしきい値電圧を（ＶＴ）、ＭＯＳＴ
ｒのパックゲートバイアス効果によるしきい値電圧の変
動分を（ΔＶｔ）とすると、ＭＯＳＴｒの動作条件が■
。，≧Ｖ，であるから、■，＝Ｖ７ 、Ｖｚ ＝Ｖ３
＝Ｖｙ ＋Ｖｒ＋ΔＶ，＝２Ｖア＋ΔｖＴとなる。具体
例として、電源電圧（ＶＤＤ）を５．０ボルト、しきい
値電圧（■７）を１．５ボルト、変化分（Δ■Ｔ）を１
．０ボルトとすると、■，＝１．５ボルト、Ｖｚ ”’
Ｖ：＋ ＝４．０ボルトとなる。
次に、主インバータ（１３）のＮチャンネルＭＯＳＴ
ｒ （４）のゲート・ソース間電圧（ＶＣＳ）は電圧（
Ｖｓ） ニ等しく、ＰチャンネルＭｏ Ｓ Ｔ ｒ （
３）のゲート・ソース間電圧（Ｖｃｓ）は（ Ｖ３ＶＤ
Ｄ）に等しい。ＮチャンネルＭＯＳＴｒの動作に注ロす
ると、時刻（ｔ１）から時刻（ｔ２）までの間では、出
力端子（１６）の電圧は電源電圧（Ｖｌ）Ｄ）に等しく
、ＭＯＳ Ｔ ｒ （３）はオン状態、Ｍ Ｏ Ｓ Ｔ
ｒ （４）はオフ状態である。時刻（ｔ２）でＭ Ｏ
Ｓ Ｔ ｒ （３）はオフ状態、Ｍ Ｏ Ｓ Ｔ ｒ
（４）はオン状態になる。このとき、ＭＯ Ｓ Ｔ
ｒ （４）のゲートソース間電圧（Ｖｃｓ）は（０）か
ら（２ＶＴ十ΔＶｔ ）まで変化する。電圧（Ｖ，，）
が（０）のときは電流（ｈＤｓ）は（０）であり、電圧
（■。，）が（２■７＋ΔＶ，）のときは、飽和領域で
あるので、電流（１０５）は、Ｉｎｓｃｃ（■。ｓ
Ｖｔ ）２＝ （Ｖｔ ＋Δ■ア）２である。
ｒ （４）のゲート・ソース間電圧（ＶＣＳ）は電圧（
Ｖｓ） ニ等しく、ＰチャンネルＭｏ Ｓ Ｔ ｒ （
３）のゲート・ソース間電圧（Ｖｃｓ）は（ Ｖ３ＶＤ
Ｄ）に等しい。ＮチャンネルＭＯＳＴｒの動作に注ロす
ると、時刻（ｔ１）から時刻（ｔ２）までの間では、出
力端子（１６）の電圧は電源電圧（Ｖｌ）Ｄ）に等しく
、ＭＯＳ Ｔ ｒ （３）はオン状態、Ｍ Ｏ Ｓ Ｔ
ｒ （４）はオフ状態である。時刻（ｔ２）でＭ Ｏ
Ｓ Ｔ ｒ （３）はオフ状態、Ｍ Ｏ Ｓ Ｔ ｒ
（４）はオン状態になる。このとき、ＭＯ Ｓ Ｔ
ｒ （４）のゲートソース間電圧（Ｖｃｓ）は（０）か
ら（２ＶＴ十ΔＶｔ ）まで変化する。電圧（Ｖ，，）
が（０）のときは電流（ｈＤｓ）は（０）であり、電圧
（■。，）が（２■７＋ΔＶ，）のときは、飽和領域で
あるので、電流（１０５）は、Ｉｎｓｃｃ（■。ｓ
Ｖｔ ）２＝ （Ｖｔ ＋Δ■ア）２である。
従来回路では、ゲート・ソース間電圧（Ｖｃｓ）が（０
）のときは電流（Ｉ０）は（０）であり、電圧（’ＶＧ
ｓ）が（ＶＤＤ）のときは、飽和領域であるので、電流
（Ｉｏｓ）はＩＤｓＣＣ （ＶＧＳ Ｖｔ ） ２＝
（■。ｏＶｔ）２ である。インダクタンス（Ｌ）によ
るノイズ電圧（Δ■）は（Ｌ−ｄｉ／ｄｔ）であるから
、従来回路のノイズ電圧を（１）とすると、本実施例の
ノイズ電圧は（Ｖア＋ΔＶ．）’２／（ＶＤＤ Ｖｒ
）”となり、従来より小さくなる。
）のときは電流（Ｉ０）は（０）であり、電圧（’ＶＧ
ｓ）が（ＶＤＤ）のときは、飽和領域であるので、電流
（Ｉｏｓ）はＩＤｓＣＣ （ＶＧＳ Ｖｔ ） ２＝
（■。ｏＶｔ）２ である。インダクタンス（Ｌ）によ
るノイズ電圧（Δ■）は（Ｌ−ｄｉ／ｄｔ）であるから
、従来回路のノイズ電圧を（１）とすると、本実施例の
ノイズ電圧は（Ｖア＋ΔＶ．）’２／（ＶＤＤ Ｖｒ
）”となり、従来より小さくなる。
具体的な数値を例示すれば、Ｖｏｏ＝５ボルト、Ｖｔ
＝１．５ボルト、ΔＶｔ＝１．０ボルトとすると、従来
回路と本実施例回路におけるノイズ電圧の比は３．５＝
２．５となる。即ち、負荷容量（５）を放電するときに
発生するインダクタンスによるノイズ電圧は、従来回路
における値を（１）とすると、・本実施例では＜ ２．
５／ ３．５＝０．７１）となる。
＝１．５ボルト、ΔＶｔ＝１．０ボルトとすると、従来
回路と本実施例回路におけるノイズ電圧の比は３．５＝
２．５となる。即ち、負荷容量（５）を放電するときに
発生するインダクタンスによるノイズ電圧は、従来回路
における値を（１）とすると、・本実施例では＜ ２．
５／ ３．５＝０．７１）となる。
この実施例では、ＮチャンネルＭＯＳＴｒによる電圧ノ
イズを抑える例を示したが、ＰチャンネルＭＯＳＴｒに
ついても同様である。
イズを抑える例を示したが、ＰチャンネルＭＯＳＴｒに
ついても同様である。
なお、この実施例では、接続線（１５）のハイレベルの
電圧を下げるためにゲートとドレインを接続した２個の
ＭＯ Ｓ Ｔ ｒ （８）（９）を接続した例を示した
が、ＭＯＳＴｒのしきい値電圧（■ア）およびＭＯＳＴ
ｒのパックゲートバイアス効果によるしきい値電圧の変
動分（ΔＶｔ）の値によって、直列に接続されるＭＯＳ
Ｔｒの個数が変わることは言うまでもない。
電圧を下げるためにゲートとドレインを接続した２個の
ＭＯ Ｓ Ｔ ｒ （８）（９）を接続した例を示した
が、ＭＯＳＴｒのしきい値電圧（■ア）およびＭＯＳＴ
ｒのパックゲートバイアス効果によるしきい値電圧の変
動分（ΔＶｔ）の値によって、直列に接続されるＭＯＳ
Ｔｒの個数が変わることは言うまでもない。
本発明にかかる外部負荷駆動用ＣＭＯＳドライバ回路に
よれば、出力端子における信号の立ち上がりおよび立ち
下がり時における電源線のインダクタンス成分による電
圧ノイズを小さくできるので、集積回路等における複数
の出力端子の同時変化による電源線の電圧ノイズを低減
させることができ、デジタル装置の誤動作を防止するで
きるという効果が得られるのである。
よれば、出力端子における信号の立ち上がりおよび立ち
下がり時における電源線のインダクタンス成分による電
圧ノイズを小さくできるので、集積回路等における複数
の出力端子の同時変化による電源線の電圧ノイズを低減
させることができ、デジタル装置の誤動作を防止するで
きるという効果が得られるのである。
第１図は本発明の外部負荷駆動用ＣＭＯＳドライバ回路
の実施例を示す回路図、第２図は同回路のタイミングチ
ャート図、第３図は同回路に用いるＭＯＳＴｒのゲート
・ソース間の電圧とドレイン・ソース間の電流の関係図
、第４図は従来例の外部負荷駆動用ＣＭＯＳドライバ回
路である。 （ｌ２）・・・補助インバータ、（ｌ３）・・・主イン
バータ、（８） （９）・・・直列接続体、（６） （
７） （１０） （１１）・・・スイッチ回路、（１５
）・・・接続線、ＶＤＤ・・・電源線。 第１ 図
の実施例を示す回路図、第２図は同回路のタイミングチ
ャート図、第３図は同回路に用いるＭＯＳＴｒのゲート
・ソース間の電圧とドレイン・ソース間の電流の関係図
、第４図は従来例の外部負荷駆動用ＣＭＯＳドライバ回
路である。 （ｌ２）・・・補助インバータ、（ｌ３）・・・主イン
バータ、（８） （９）・・・直列接続体、（６） （
７） （１０） （１１）・・・スイッチ回路、（１５
）・・・接続線、ＶＤＤ・・・電源線。 第１ 図
Claims (1)
- 補助インバーターと主インバータと、この補助インバー
タの出力端子と主インバータの入力端子を接続する接続
線を備え、ドレインとゲートが共通に接続された一つ以
上のトランジスタを直列に接続してなる直列接続体の一
端を、この直列接続体と上記接続線との接続もしくは非
接続を制御するスイッチ回路に接続し、この直列接続体
の他端を電源線と接続したことを特徴とする外部負荷駆
動用ＣＭＯＳドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010382A JPH03214812A (ja) | 1990-01-18 | 1990-01-18 | 外部負荷駆動用ｃｍｏｓドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010382A JPH03214812A (ja) | 1990-01-18 | 1990-01-18 | 外部負荷駆動用ｃｍｏｓドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214812A true JPH03214812A (ja) | 1991-09-20 |
Family
ID=11748579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010382A Pending JPH03214812A (ja) | 1990-01-18 | 1990-01-18 | 外部負荷駆動用ｃｍｏｓドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066195A (ja) * | 1992-06-18 | 1994-01-14 | Mitsubishi Electric Corp | 出力ドライバ回路 |
-
1990
- 1990-01-18 JP JP2010382A patent/JPH03214812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH066195A (ja) * | 1992-06-18 | 1994-01-14 | Mitsubishi Electric Corp | 出力ドライバ回路 |
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