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JPH03207197A - ディジタルクロスコネクト装置 - Google Patents

ディジタルクロスコネクト装置

Info

Publication number
JPH03207197A
JPH03207197A JP2001745A JP174590A JPH03207197A JP H03207197 A JPH03207197 A JP H03207197A JP 2001745 A JP2001745 A JP 2001745A JP 174590 A JP174590 A JP 174590A JP H03207197 A JPH03207197 A JP H03207197A
Authority
JP
Japan
Prior art keywords
cross
size
connect
signals
bytes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001745A
Other languages
English (en)
Inventor
Katsuichi Ohara
大原　克一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2001745A priority Critical patent/JPH03207197A/ja
Priority to EP19910100043 priority patent/EP0437197A3/en
Priority to US07/637,227 priority patent/US5144297A/en
Priority to CA002033572A priority patent/CA2033572C/en
Publication of JPH03207197A publication Critical patent/JPH03207197A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［１１１！！要］ ＳＯＮＥＴ規格のＶＴ信号をクロスコネクトするディジ
タルクロスコネクト装置に関し．北米系あるいはＣＥＰ
Ｔ系などのＳＯＮＥＴ信号に対して同一のハートウェア
構成でクロスコネクトできるようにすることを目的とし
．装置内で取り扱う２以上の仮想群信号であってそれら
の仮想群サイズが相互に整数倍となっていないものを．
それぞれを共通サイズで整数分割してクロスコネクトを
行うよう構成される。
［産業上の利用分野］ 本発明は，　Ｓ　Ｏ　Ｎ　Ｅ　Ｔ　（　Ｓｙｎｃｈｒｏ
ｎｏｕｓ　ＯｐｔｉｃａｌＮＥＴｗｏｒｋ）規格の仮想
群（ＶＴ）信号をクロスコネクトするディジタルクロス
コネクト装置に関する。
ディジタルクロスコネクト装置．特に広帯域ディジタル
クロスコネクト装置では，北米系１．５Ｍ．３Ｍ．６Ｍ
やＣＥＰＴ系２Ｍ等の信号に対応した種々のＶＴサイズ
のＶＴ信号を共通のハードウェア構成でクロスコネクト
できることが必要とされる。
［従来の技術コ ＳＯＮＥＴ信号を取り扱うディジタルクロスコネクト装
置においては，装置内での信号処理用フレーム構成にＶ
ＴフォーマットのＶＴ信号が使用されており，例えば北
米系１．５Ｍ．３Ｍ．６Ｍの信号をクロスコネクトする
装置の場合．クロスコネクト単位として例えばＶＴ　　
１．５サイズを用い．こ（７）ＶＴ　　１．５の整数倍
であるＶＴ３．ＶＴ６のサイズの信号も同時にクロスコ
ネクトできるようにしている。
［発明が解決しようとする課題］ ところが，ＣＥＰＴ系の信号はＶＴサイズがＶＴ２とな
り．このＶＴ２はＶＴ　　１．５の整数倍となっていな
いため．　ＶＴ　１．５をクロスコネクト単位とする装
置でこのＶＴ２サイズ信号をクロスコネクトしようとす
ると．効率が非常に悪くなる。このためＶＴ２をクロス
コネクトするにはＶＴ２サイズをクロスコネクト単位と
するようにスイ・ソチ部などのハードウエアを作り替え
なければならなかった。
このため．ＳＯＮＥＴ信号を取り扱うデイジタルクロス
コネクト装置においては，ＣＥＰＴ系と北米系の何れの
信号が入力されてもクロスコネクトできることが必要と
されるにもかかわらず．それらの信号に対してスイッチ
部等のハードウェアを共通化することができないため．
従来はこれらの信号を同一装置で取り扱うことはなく，
それぞれ別々の装置とする必要があった。
したがって本発明の目的は．北米系あるいはＣＥＰＴ系
などのＳＯＮＥＴ信号に対して同一のハードウェア構成
でクロスコネクトできるようにすることにある。
［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。
本発明に係るディジタルクロスコネクト装置は，装置内
で取り扱う２以上の仮想群信号であってそれらの仮想群
サイズが相互に整数倍となっていないものを．それぞれ
を共通サイズで整数分割してクロスコネクトするように
構成される。
［作用］ ＳＯＮＥＴ規格で使用されるＶＴフレームのフォーマッ
トは，第２図に示されるように，Ｖ１，Ｖ２，Ｖ３，Ｖ
４の４つのＶＴベイｏ−｝’ポインタ部とそれぞれがａ
バイトの４つのデータ部からなる。ここでＶＴペイロー
ドポインタ部は各々が１バイトであり，またデータ部の
バイト数ａは，　ＶＴ　１．Ｓサイズではａ＝２６，Ｖ
Ｔ２サイズではａ＝３５，ＶＴＢサイズではａ＝５３，
ＶＴ６サイズではａ＝１０７である。したがって，■７
　１．５サイズの全バイト数は１０８バイト，ＶＴ２サ
イズは１４４バイト，ＶＴ３は２１６バイ｝，ＶＴ６は
４３２バイトとなる。
ここでＶＴ１．５サイズとＶＴ２サイズに注目してみる
と，これらのサイズは相互に整数倍となっていないため
，何れかのサイズをそのままクロスコネクト単位とする
と，共通のスイッチ部でクロスコネクトを行うことがで
きなくなる。
一方，ＶＴ２サイズのフレームはＶＴｌ．５サイズのフ
レームの４／３のバイト数からなっているので，ＶＴ２
サイズを整数４，　ＶＴ　１．５サイズを整数３でそれ
ぞれ分割する３６バイトのサイズをクロスコネクトの単
位とすれば．装置内で共通のスイッチ部を使用してこれ
らＶＴ　　１．５とＶＴ２をクロスコネクトできるよう
になる。
ＶＴ３サイズおよびＶＴ６サイズについても．これらは
上述のクロスコネクト単位のサイズの整数倍であるから
．同様に共通ハードウェアを用いてクロスコネクトする
ことができる。
［実施例］ 以下，図面を参照して本発明の実施例を説明する。
第３図には実施例のディジタルクロスコネクト装置の概
略構成が示される。図中，ｌ■〜ｌ＠は入力側インタフ
ェース部，２はスイッチ部．３■〜３＠は出力側インタ
フェース部である。
入力側インタフェース部ｌ■〜１＠はそれぞれＤＳＩ．
ＤＳ２．ＤＳ３．ＱＣ−１．０Ｃ−３等の各種の伝送路
信号を受信し．これをクロスコネクト装置内で取り扱う
ＶＴ信号に変換してこれを後述の所定のクロスコネクト
単位に分割してスイッチ部２に送出する機能を持つ。ス
イッチ部２は入力信号を所定のクロスコネクト単位でク
ロスコネクトするよう設計された回路である。また出力
側インタフェース部３■〜３＠はクロスコネクト後の分
割ブロックを組み立てて元の伝送路信号に変換して伝送
路に送出する機能を持つ。
以下．この実施例装置の動作を説明する。
各入力側インタフェース部１■〜１＠は，入力された伝
送路信号をそれに対応したＶＴフォマットのＶＴ信号に
変換し，さらにこのＶＴ信号を．所定のブロックサイズ
で整数分割する。このブロックサイズは．その整数倍が
，各入力側インタフェース部１■〜ｌ＠で取り扱うＶＴ
サイズとなるように選ばれる。
例えば，　ＶＴ　　１．５サイズのＶＴ信号の場合には
．第４図に示されるように，１０８バイトのＶＴ１．５
フレームを３分割して各々３６バイトのブロックに分割
してそれらにそれぞれ付加バイトを付加してクロスコネ
クト単位とする。同様にＶＴ２サイズのＶＴ信号の場合
には，第５図に示されるように．１４４バイトのＶＴ２
フレームを４分割してそれぞれに付加バイトを付加する
。ＶＴ３サイズ，ＶＴ６サイズについても同様に３６バ
イトを単位にして分割することができ，さらに５０Ｍの
ＳＯＮＥＴ信号であるＳＴＳ−　１もＶＴ１．５Ｘ　３
　０バイト＝４フレームとなっているため，同様に分割
することができる。
ここで付加バイトは．第６図に示されるように，ｎバイ
トからなり．その内容は．クロスコネクト装置内フレー
ム同期信号．分割ナンバー．バスＩＤ（識別子）などか
らなる。ここでフレーム同期信号はクロスコネクト後の
フレーム同期をとるためのもの．分割ナンバーは分割ブ
ロックの順序を示すためのもの．バスＩＤはスイッチ部
２でのバス経路を示すものである。
これら付加バイトが付されたブロックは入力側インタフ
ェース部ｌ■〜１＠からスイッチ部２に送出され，スイ
ッチ部２ではそれらをクロスコネクトして出力側インタ
フェース部３■〜３Ｏに送出する。出力側インタフェー
ス部３■〜３■は入力されたブロックをそれらの付加バ
イトを参照して同期をとり分割ナンバーに従って元のＶ
Ｔ信号に再構成し．これを更に伝送路信号に変換して出
力する。
このように，どのようなＳＯＮＥＴ信号に対しても．ク
ロスコネクト単位に加工する部分を交換するだけで対応
することができ，スイッチ部２などのハートウェアは共
通化することができる。
〔発明の効果］ 本発明によれば，北米系あるいはＣＥＰＴ系などのＳＯ
ＮＥＴ信号に対して同一のハードウエア構成でクロスコ
ネクトできるようになる。
【図面の簡単な説明】
第１図は本発明に係る原理説明図． 第２図はＳＯＴＥＴ規路のＶＴフレームフォーマットを
示す図． 第３図は実施例のデイジタルクロスコネクト装置の概略
構成を示すブロック図， 第４図は実施例におけるＶＴ　１．５サイズの分割を説
明する図． 第５図は実施例におけるＶＴ２サイズの分割を説明する
図．および． 第６図は実施例におけるクロスコネクト単位を説明する
図である。 図において， １■〜１＠・・・入力側インタフェース部２・・・スイ
ッチ部 ３■〜３＠・一出力側インタフェース部工 ＶＴ２のか劃の倒 実施例のＶＴ２の分會 第５図 ７口スコ辛フト 第６沙 １ 町立 ■

Claims (1)

    【特許請求の範囲】
  1. 　装置内で取り扱う２以上の仮想群信号であってそれら
    の仮想群サイズが相互に整数倍となっていないものを、
    それぞれを共通サイズで整数分割してクロスコネクトを
    行うよう構成されたディジタルクロスコネクト装置。
JP2001745A 1990-01-09 1990-01-09 ディジタルクロスコネクト装置 Pending JPH03207197A (ja)

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JP2001745A JPH03207197A (ja) 1990-01-09 1990-01-09 ディジタルクロスコネクト装置
EP19910100043 EP0437197A3 (en) 1990-01-09 1991-01-02 Digital cross connection apparatus
US07/637,227 US5144297A (en) 1990-01-09 1991-01-03 Digital cross connection apparatus
CA002033572A CA2033572C (en) 1990-01-09 1991-01-03 Digital cross connection apparatus

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