JPH03196092A - Decoding circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、レベルシフト機能を備えたデコード回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a decoding circuit with a level shift function.
デコード回路を利用したものにパソコンの液晶パネルの
駆動部があり、その−具体例は、第４図に示すように、
１個の画素に対応する出力（Ｐｎ ）にスイッチ（Ｓｏ
）〜（Ｓ、）を介して８個の電源（Ｖｏ ）〜（Ｖ、
）を接続したもので、８個のスイッチ（Ｓｏ）〜（Ｓｔ
）のＯＮ、ＯＦＦをロジックにて制御することにより電
源（Ｖｏ ）〜（Ｖ、）を選択して出力（Ｐｎ）に印加
する電圧を制御する。上記スイッチ（Ｓ。The drive unit for the liquid crystal panel of a personal computer uses a decoding circuit, and a specific example of this is shown in Figure 4.
A switch (So) is connected to the output (Pn) corresponding to one pixel.
) to (S, ) to eight power supplies (Vo ) to (V,
) with eight switches (So) to (St
) by controlling ON/OFF of the power supplies (Vo) to (V, ) using logic to control the voltage applied to the output (Pn). The above switch (S.
〜（Ｓ、）は、第５図に示すように、Ｐ、Ｎ各チャンネ
ルの電界効果トランジスタ（Ｑｌ）（Ｑ２）（以下、単
にＦＥＴと称す、）の各ソース、ドレインを並列接続し
て電源（ｖＯ）〜）
（■、）と出力（Ｐｎ ）間に挿入し、各ＦＥＴ（Ｑ、
）（Ｇ２ ）のゲート（Ｇ１）（Ｇ２）に入力及び反転
入力電圧（Ｗ）（Ｗ）を同時に印加して０ＮＳＯＦＦを
制御する。ここで、上記入力及び反転入力電圧（Ｗ）
（Ｗ″）は、３ビツト入力の８階調のデコード回路を
用いてその８個の出力及び反転出力より取り出す。更に
、デコード回路（ＤＥｏ ）は５ｖで駆動するのに対し
、スイッチ（Ｓｏ ）〜（Ｓ、）は５Ｖ以上の高圧で駆
動するため、第４図に示すように、デコード回路（ＤＥ
ｏ ）をレベルシフト回路（ＬＥ）を介して出力回路（
Ｓ）としての上記スイッチ（Ｓｏ ）〜（Ｓ、）に接続
し、デコード回路（ＤＥｏ ）の出力レベルを高めてい
る。~ (S,) is a power supply by connecting the sources and drains of P and N channel field effect transistors (Ql) (Q2) (hereinafter simply referred to as FETs) in parallel, as shown in Figure 5. (vO)~) (■,) and the output (Pn), and each FET (Q,
) (G2), the input and inverted input voltages (W) (W) are simultaneously applied to the gates (G1) and (G2) to control 0NSOFF. Here, the above input and inverted input voltages (W)
(W'') is extracted from the 8 outputs and the inverted output using a 3-bit input, 8-gradation decoding circuit.Furthermore, while the decoding circuit (DEo) is driven at 5V, the switch (So) Since ~(S,) is driven at a high voltage of 5V or more, the decoding circuit (DE
o) through the level shift circuit (LE) to the output circuit (
The output level of the decoding circuit (DEo) is increased by connecting to the switches (So) to (S,) as S).
上記デコード回路（ＤＥｏ ）は、第７図に示すブロッ
ク図のように、３つの入力（Ａ）（Ｂ）（Ｃ）及びその
反転入力（Ａ）（Ｂ）（で）を３本ずつ８組に組み合わ
せて、８個のＮＡＮＤゲー） （Ｎｏ ）〜（Ｎ、）に
３本ずつ入力すると共に、出力ＣＤ）とその反転出力（
Ｄ）をレベルシフト回路（ＬＨ）に入力する。上記ＮＡ
ＮＤゲート（Ｎ）は、第８図に示すように、３個のＰチ
ャンネルＦＥＴ （Ｇ３ ）（Ｇ４ ）（Ｑ％ ）の各
ソース、ドレインを並列接続したものと、３個のＮチャ
ンネルＦＥＴ （Ｑｕ ）（Ｑ？ ）（Ｑ、）の各ソー
ス、ドレインを直列接続したものとを直列接続して高圧
電源（Ｈｏ ）と接地線（ＧＮＤ）間に挿入し、直列接
続点より出力端子（Ｎゎ）を導出する。そして、上記Ｐ
及びＮ各チャンネルＦＥＴ（Ｇ３）〜（Ｑ、）の各ゲー
） （Ｇ３ ） （ｃｓ ）と（Ｇ４ ）（Ｇ、）と
（ＣＩ）（Ｇｌ）より３つの入力端子（Ｎ、＞（Ｎｍ
） （Ｎｃ ）を導出したもので、入力がすべて“１
”の時のみ出力がＯ”となり、それ以外の入力では出力
が“ｌ”となる、そして、出力端子（Ｎ工）をそのまま
、又は反転回路（ＲＥ）を経てレベルシフト回路（ＬＨ
）に入力する。As shown in the block diagram shown in Fig. 7, the decoding circuit (DEo) has eight sets of three inputs (A), (B), and (C) and their inverted inputs (A), (B), and (in). In combination with 8 NAND games) (No) to (N, ), input 3 each, and output CD) and its inverted output (
D) is input to the level shift circuit (LH). Above NA
As shown in Figure 8, the ND gate (N) consists of three P-channel FETs (G3) (G4) (Q%) whose sources and drains are connected in parallel, and three N-channel FETs ( The sources and drains of Quゎ) is derived. And the above P
and N channel FETs (G3) to (Q, ) (G3) (cs), (G4) (G,), (CI) (Gl) to three input terminals (N, > (Nm)
) (Nc), and all inputs are “1”.
”, the output is “O”, and for other inputs, the output is “L”.
).
又、上記レベルシト回路（ＬＨ）は、第９図に示すよう
に、ＰチャンネルＦＥＴ（Ｑｕ）のソース、ドレインを
高圧電源（Ｈ２）と出力端子（ＯＵＴ）間に挿入してゲ
ート（Ｇｓ ）を反転出力端子（ＯＵＴ）に接続すると
共に、ＰチャンネルＦＥＴ （Ｑゎ）のソース、ドレイ
ンを高圧電源Ｄｉ２）と反転出力端子（ＯＵＴ）間に挿
入してゲー）（Ｇカ）を出力端子（ＯＵＴ）に接続し、
かつ、出力及び反転出力端子（ＯＵＴ）（び■了）と接
地線（ＧＮＤ）間にそれぞれＮチャンネルＦ ＥＴ （
Ｑｕ ） （Ｇｓ２）のソース、ドレインを挿入して
その各ゲート（Ｇｕ）（Ｇ１２）より入力及び反転入力
端子（ＩＮ）（ＩＮ）を導出したもので、デコード回路
（ＤＥｏ ）の各ＮＡＮＤゲート（ＮＯ）〜（Ｎ、）毎
に設ける。そして、入力及び反転入力端子（ＩＮ）（丁
Ｘ）にデコード回路（ＤＥｏ ）から詳しくはＮＡＮＤ
ゲー） （Ｎｏ ）〜（Ｎ？）から“ｌ”信号（５Ｖ）
、又は“０”信号（Ｏｖ）を入力する０例えば入力端
子（ＩＮ）に“１”信号、反転入力端子（］）に“Ｇ０
信号を入力すると、ＦＥＴ （Ｑｕ）（Ｑカ）が順次、
導通して反転出力端子（ＯＵＴ）に高圧電源（Ｈ２）が
出力されると共に、ＦＥＴ （Ｑｕ２）（Ｑｕ ）が遮
断して出力端子（ＯＵＴ）が接地される。In addition, as shown in FIG. 9, the level seat circuit (LH) is configured by inserting the source and drain of the P-channel FET (Qu) between the high voltage power supply (H2) and the output terminal (OUT) to connect the gate (Gs). Connect it to the inverting output terminal (OUT), and insert the source and drain of the P-channel FET (Qゎ) between the high voltage power supply Di2) and the inverting output terminal (OUT) to connect the gate (G) to the output terminal (OUT). ) and
In addition, an N-channel FET (
The input and inverting input terminals (IN) (IN) are derived from each gate (Gu) (G12) by inserting the source and drain of Qu) (Gs2), and each NAND gate (DEo) of the decoding circuit (DEo). Provided for each of NO) to (N,). Then, from the decoding circuit (DEo) to the input and inverting input terminals (IN)
Game) “L” signal (5V) from (No) to (N?)
, or input a “0” signal (Ov) 0 For example, input a “1” signal to the input terminal (IN), and input “G0” to the inverting input terminal (]).
When a signal is input, FET (Qu) (Q) sequentially
The FETs (Qu2) (Qu2) are turned off and the output terminal (OUT) is grounded.
そこで、上記端子（ＯＵＴ）（ＯＵＴ）より第５図に示
すスイッチ（ＳＯ）〜（Ｓ７）の各ゲー） （（１，ｔ
） （Ｇ２ ） ニ５ｖ以上の高圧電源（Ｈ２）及
びＯｖを印加すると、そのソース、ドレイン間が導通し
、又、入力及び反転入力端子（ＩＮ）（ＩＮ）の信号を
入れ換えると、スイッチ（ＳＯ）〜（Ｓ、）が遮断する
。Therefore, each gate of the switches (SO) to (S7) shown in FIG. 5) ((1, t
) (G2) When the high-voltage power supply (H2) of 5V or more and Ov are applied, conduction occurs between the source and drain, and when the signals of the input and inverting input terminals (IN) (IN) are exchanged, the switch (SO ) to (S, ) are blocked.
上記動作を各ＮＡＮＤゲート（ＮＯ）〜（Ｎ、）毎に制
御して行い、スイッチ（ＳＯ）〜（Ｓ、）のＯＮ、ＯＦ
Ｆを制御する。The above operation is controlled for each NAND gate (NO) to (N,), and the switches (SO) to (S,) are turned on and off.
Control F.
〔発明が解決しようとする課題〕
ところで、上述したデコード回路（ＤＥｏ ）によれば
、レベルシフト回路（Ｌｌりによって電圧レベルを変換
して出力回路（Ｓ）に接続する。[Problems to be Solved by the Invention] By the way, according to the decoding circuit (DEo) described above, the voltage level is converted by the level shift circuit (Ll) and connected to the output circuit (S).
そのため、レベルシフト回路（ＬＨ）が必要な分、トラ
ンジスタ数や配線数が多（なってチップ面積の小型化を
妨げるという不具合があった。Therefore, since the level shift circuit (LH) is required, the number of transistors and the number of wires are large (this results in a problem of hindering miniaturization of the chip area).
又、階調数が多くなっても同様である。The same thing applies even if the number of gradations increases.
本発明は、高圧電源と出力端子の間にソース、ドレイン
を挿入すると共に、ゲートを反転出力端子に接続した一
導電型チャンネルの第１電界効果ｌ・ランジスタと、高
圧電源と反転出方端子の間にソース、ドレインを挿入す
ると共に、ゲートを出力端子に接続した一導電型チャン
ネルの第２電界効果トランジスタと、複数の他導１型チ
ャンネルの第３電界効果トランジスタをその各ソース、
ドレインを直列接続してなり、両端のソース、ドレイン
を上記出力端子と接地線間に挿入すると共に、各ゲート
から入力端子を導出した第３電界効果トランジスタ群と
、複数の他導電型チャンネルの第４電界効果トランジス
タをその各ソース、ドレインを並列接続して上記反転出
力端子と接地線間に挿入すると共に、各ゲートから反転
入力端子を導出した第４電界効果トランジスタ群とを具
備したことを特徴とする。The present invention provides a first field effect transistor of one conductivity type channel in which a source and a drain are inserted between a high-voltage power supply and an output terminal, and a gate is connected to an inverting output terminal; A second field effect transistor of one conductivity type channel with a source and a drain inserted therebetween and whose gate is connected to the output terminal, and a plurality of third field effect transistors of other conductivity type one channel, each of which has a source and a drain connected to the output terminal.
A third field effect transistor group has drains connected in series, the source and drain at both ends are inserted between the output terminal and the ground line, and an input terminal is led out from each gate, and It is characterized by comprising four field effect transistors whose respective sources and drains are connected in parallel and inserted between the inverting output terminal and the ground line, and a fourth field effect transistor group having an inverting input terminal led out from each gate. shall be.
上記技術的手段によれば、デコード回路にレベルシフト
機能が付加され、トランジスタ数や配線数が減少する。According to the above technical means, a level shift function is added to the decoding circuit, and the number of transistors and wires are reduced.
本発明の実施例を第１図乃至第３図を参照して以下に説
明する。まず第１図は３ビツト入力の本発明に係るデコ
ード回路（ＤＩりの回路図を示し、図において（Ｑｌ、
１）（Ｑ、、）は第１、第２ＦＥＴ、（Ｑ、。）（Ｑｍ
。）は第３、第４ＦＥＴ群、（ＩＮｌ）ＣＩＮｘ ）（
ＩＮ３ ）は入力端子、（ＩＮ、）（ＩＮ、）（ＩＮ３
）は反転入力端子、（ＯＵＴ）は出力端子、（ＯＵＴ）
は反転出力端子、（ｆ（）は高圧電源、（ＧＮＤ）は接
地線である。上記第１ Ｆ ＥＴ （Ｑ＋。）はＰチャ
ンネルで、高圧電源（Ｈ）と出力端子（ＯＵＴ）の間に
ソース、ドレインを挿入すると共に、ゲート（Ｇ、）を
反転出力端子（ＯＵＴ）に接続する。第２ＦＥＴ（Ｑｌ
。）はＰチャンネルで、高圧電源（Ｈ）と反転出力端子
（ＯＵＴ）の間にソース、ドレインを挿入すると共に、
ゲート（ｃｇ。）を出力端子（ＯＵＴ）に接続する、第
３ＦＥＴ群（Ｑ、。）は３個のＮチャンネル第３ＦＥＴ
（Ｑｌ１）ＣＱｓｚ）ＣＱｓｘ）をその各ソース、ドレ
インを直列接続してなり、両端のソース、ドレインを出
力端子（ＯＵＴ）と接地ｗＡ（ＧＮＤ）間に挿入すると
共に、各ゲート（Ｇｌ、） （ｃｉｔ） （Ｇｚｉ
）から入力端子（ＩＮ。Embodiments of the present invention will be described below with reference to FIGS. 1 to 3. First, FIG. 1 shows a circuit diagram of a 3-bit input decoding circuit (DI) according to the present invention.
1) (Q, .) are the first and second FETs, (Q, .) (Qm
. ) are the third and fourth FET groups, (INl)CINx )(
IN3) is an input terminal, (IN,)(IN,)(IN3
) is the inverting input terminal, (OUT) is the output terminal, (OUT)
is an inverted output terminal, (f() is a high voltage power supply, and (GND) is a grounding wire. The first FET (Q+) is a P channel, and is connected between the high voltage power supply (H) and the output terminal (OUT). Insert the source and drain, and connect the gate (G,) to the inverting output terminal (OUT).The second FET (Ql
. ) is a P channel, with the source and drain inserted between the high voltage power supply (H) and the inverted output terminal (OUT), and
The third FET group (Q, .), which connects the gate (cg.) to the output terminal (OUT), is composed of three N-channel third FETs.
(Ql1)CQsz)CQsx) are connected in series with their respective sources and drains, and the sources and drains at both ends are inserted between the output terminal (OUT) and the ground wA (GND), and each gate (Gl, ) ( cit) (Gzi
) to the input terminal (IN.
（ＩＮ２ ）（ＩＮｓ ）を導出したものである。(IN2)(INs) is derived.
第４ＦＥＴ群（Ｑ、、）は３個のＮチャンネル第４ＦＥ
Ｔ （Ｑｍ、）（Ｑ４ｇ）（Ｑ４ｍ）をその各ソース、
ドレインを並列接続して反転出力端子（ＯＵＴ）と接地
線（ＧＮＤ）間に挿入すると共に、各ゲート（Ｇ ４１
） （Ｇ ＝１） （Ｇ４３）から反転入力端子
（ＩＮ、）（ＩＮ２）（ＩＮ３）を導出したものである
。The 4th FET group (Q, ,) consists of three N-channel 4th FE
T (Qm,) (Q4g) (Q4m) as its respective source,
The drains are connected in parallel and inserted between the inverting output terminal (OUT) and the ground line (GND), and each gate (G41
) (G = 1) The inverting input terminals (IN, ) (IN2) (IN3) are derived from (G43).
上記構成に基づき本発明の動作を次に説明する。まず高
圧電源（Ｈ）に５ｖ以上の高圧を印加すると共に、人力
及び反転入力端子（ｒ）〜（ＴＴ；″）にＯ又は５ｖの
“０″又は“１”）
信号を入力する。そこで、入力端子（ＩＮｔ）ＮＮ２
）（ＩＮ、）にすべてｌ”信号、従って、反転入力端子
ＮＮｔ ）（ＩＮ２）（ＩＮ３に“０”信号を入力する
と、第３ Ｆ ＥＴ （Ｑｓ＋）（Ｑ、、）（Ｑ、、）
が導通して第４ Ｆ ＥＴ （Ｑａ＋）（Ｑｍ、）（Ｑ
、、）が遮断する。更に、第２ＦＥ’ｒ（Ｑｘ。）が導
通して第１ ＦＥＴ （Ｑｍ ）が遮断し、出力端子（
ＯＵＴ）が接地されて反転出力端子（ＯＵＴ）に高圧電
源（Ｈ）を出力する。そして、上記以外の信号が入力及
び反転入力端子（ＩＮ、）〜（ＩＮ３）に入力すると、
反転出力端子（ＯＵＴ）が接地されて出力端子（ＯＵＴ
）に高圧電源（Ｈ）を出力する。The operation of the present invention will be explained below based on the above configuration. First, apply a high voltage of 5V or higher to the high voltage power supply (H), and input an O or 5V "0" or "1" signal to the human power and inverting input terminals (r) to (TT;''). Input terminal (INt) NN2
)(IN,), therefore, when a "0" signal is input to the inverting input terminal NNt)(IN2)(IN3), the third FET (Qs+)(Q,,)(Q,,)
conducts and the fourth FET (Qa+)(Qm,)(Q
,,) is blocked. Furthermore, the second FE'r (Qx.) becomes conductive, the first FET (Qm) is cut off, and the output terminal (
OUT) is grounded and outputs high voltage power (H) to the inverted output terminal (OUT). When signals other than the above are input to the input and inverting input terminals (IN,) to (IN3),
The inverted output terminal (OUT) is grounded and the output terminal (OUT
) outputs high voltage power (H).
即ち、第３、第４ＦＥＴ群（Ｑ、。）（Ｑｍ。）は、８
個のＮＡＮＤゲートの組からなるデコード機能を持つと
共に、その出力を第１、第２ＦＥＴ（Ｑｔｏ）（Ｑｘ。That is, the third and fourth FET groups (Q,.) (Qm.) are 8
It has a decoding function consisting of a set of NAND gates, and its output is transmitted to the first and second FETs (Qto) (Qx).
）によってレベル変換しており、デコード回路（ＤＢ）
がレベルシフト機能を具備する。そこで、第２図に示す
ように、上記デコード回路（ＤＥ）をレベルシフト回路
を介）
することなく直接、出力回路（Ｓ）に接続することがで
きる。そのため、レベルシフト回路（Ｌｌりとデコード
回路（ＤＢ）間の配線が不要になると共に、トランジス
タ数も減少する０例えば、８階調ではトランジスタ数は
、従来、（８（デコード回路のＮＡＮＤゲートと反転回
路のトランジスタ数の和）＋４（レベルシフト回路のト
ランジスタ数））Ｘ８−９６である。のに対し、上記実
施例では８ Ｘ ８ ＝６４となる。又、配線数もレベ
ルシフト回路（ＬＨ）とデコード回路（ＤＢ）間の配線
が０となって１０本減少する。), and the decoding circuit (DB)
is equipped with a level shift function. Therefore, as shown in FIG. 2, the decoding circuit (DE) can be directly connected to the output circuit (S) without using a level shift circuit. Therefore, the wiring between the level shift circuit (Ll) and the decode circuit (DB) is not required, and the number of transistors is also reduced. Sum of the number of transistors in the inversion circuit + 4 (number of transistors in the level shift circuit)) ) and the decoding circuit (DB) becomes 0 and decreases by 10.
更に、第３図に示すように、入力数をｎピッ］トにして
も同様に実施され、又、ＦＥＴのＮチャンネルとＰチャ
ンネルを入れ換えても同様である。Furthermore, as shown in FIG. 3, the same effect can be achieved even if the number of inputs is changed to n pits, or even if the N channel and P channel of the FET are exchanged.
［発明の効果］
本発明によれば、デコード回路にレベルシフト機能を付
加して同一チップに組み込むようにしたから、配線とト
ランジスタ数が減ってチップの小型化を実現できる。[Effects of the Invention] According to the present invention, since a level shift function is added to the decoding circuit and it is incorporated into the same chip, the number of wiring lines and transistors can be reduced and the size of the chip can be reduced.
第１図は本発明に係るデコード回路の一実施例を示す３
ビツト入力の回路図、第２図は本発明に係るデコード回
路と出力回路の接続を示すブロック図、第３図は本発明
に係るデコード回路の他の実施例を示すｎビット入力の
回路図、第４図はデコード回路の一応用例である液晶パ
ネルの出力とその電源の接続を示すブロック図、第５図
は第４図に含まれるスイッチの回路図、第６図は従来の
デコード、レベルシフト及び出力の各回路の接続を示す
ブロック図、第７図は従来のデコード回路のブロック図
、第８図は第７図のデコード回路の一つのＮＡＮＤゲー
トと反転回路の回路図、第９図は従来のレベルシフト回
路の回路図である。
（Ｑ、）−・第１電界効果トランジスタ、（Ｑ、。）・
−・第２電界効果トランジスタ、（Ｑｓ。）−・第３電
界効果トランジスタ群、（Ｑ、。）・−第４電界効果ト
ランジスタ群、（Ｉ（）−・−高圧電源、 （ＯＵ
Ｔ ） −出力端子、（ＯＵＴ）・−反転出力端子、
（ＧＮＤ）・−接地線、
（ＩＮｔ）〜（ＩＮｎ）−・・・入力端子、（ＩＮＫ）
〜（ＩＮｎ ）・・−反転入力端子。FIG. 1 shows an embodiment of the decoding circuit according to the present invention.
2 is a block diagram showing the connection between the decoding circuit and the output circuit according to the present invention; FIG. 3 is a circuit diagram for n-bit input showing another embodiment of the decoding circuit according to the present invention; Figure 4 is a block diagram showing the connection between the output of a liquid crystal panel and its power supply, which is an application example of a decoding circuit, Figure 5 is a circuit diagram of the switches included in Figure 4, and Figure 6 is a conventional decoding and level shift system. FIG. 7 is a block diagram of a conventional decoding circuit, FIG. 8 is a circuit diagram of one of the NAND gates and an inverting circuit of the decoding circuit of FIG. 7, and FIG. FIG. 2 is a circuit diagram of a conventional level shift circuit. (Q,)--first field effect transistor, (Q,.)-
- Second field effect transistor, (Qs.) - Third field effect transistor group, (Q,.) - Fourth field effect transistor group, (I() - High voltage power supply, (OU
T) - Output terminal, (OUT) - Inverted output terminal, (GND) - Ground wire, (INt) - (INn) - Input terminal, (INK)
~(INn)...-inverting input terminal.
Claims (1)
入すると共に、ゲートを反転出力端子に接続した一導電
型チャンネルの第１電界効果トランジスタと、高圧電源
と反転出力端子の間にソース、ドレインを挿入すると共
に、ゲートを出力端子に接続した一導電型チャンネルの
第２電界効果トランジスタと、複数の他導電型チャンネ
ルの第３電界効果トランジスタをその各ソース、ドレイ
ンを直列接続してなり、両端のソース、ドレインを上記
出力端子と接地線間に挿入すると共に、各ゲートから入
力端子を導出した第３電界効果トランジスタ群と、複数
の他導電型チャンネルの第４電界効果トランジスタをそ
の各ソース、ドレインを並列接続して上記反転出力端子
と接地線間に挿入すると共に、各ゲートから反転入力端
子を導出した第４電界効果トランジスタ群とを具備した
ことを特徴とするデコード回路。(1) A first field-effect transistor of one conductivity type channel in which a source and a drain are inserted between a high voltage power supply and an output terminal, and a gate is connected to an inverting output terminal; A second field effect transistor of one conductivity type channel in which a drain is inserted and a gate connected to an output terminal, and a plurality of third field effect transistors of another conductivity type channel are connected in series with their respective sources and drains, A third field effect transistor group whose sources and drains at both ends are inserted between the output terminal and the ground line, and whose input terminal is led out from each gate, and a plurality of fourth field effect transistors with channels of other conductivity types are connected to each of the sources. , a fourth field effect transistor group having drains connected in parallel and inserted between the inverting output terminal and the ground line, and having an inverting input terminal led out from each gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336849A JPH03196092A (en) | 1989-12-25 | 1989-12-25 | Decoding circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1336849A JPH03196092A (en) | 1989-12-25 | 1989-12-25 | Decoding circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196092A true JPH03196092A (en) | 1991-08-27 |
Family
ID=18303230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1336849A Pending JPH03196092A (en) | 1989-12-25 | 1989-12-25 | Decoding circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196092A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5332936A (en) * | 1992-04-14 | 1994-07-26 | Sharp Kabushiki Kaisha | Composite logic circuit |
| US6630930B2 (en) | 1998-05-11 | 2003-10-07 | Oki Electric Industry Co., Ltd. | Drive circuit and display unit for driving a display device and portable equipment |
-
1989
- 1989-12-25 JP JP1336849A patent/JPH03196092A/en active Pending
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