JPH03185826A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPH03185826A JPH03185826A JP32380389A JP32380389A JPH03185826A JP H03185826 A JPH03185826 A JP H03185826A JP 32380389 A JP32380389 A JP 32380389A JP 32380389 A JP32380389 A JP 32380389A JP H03185826 A JPH03185826 A JP H03185826A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体基板の表面にゲート電極などの微細な
電極をリフトオフ法により形成する半導体装置の製造方
法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method of manufacturing a semiconductor device in which fine electrodes such as gate electrodes are formed on the surface of a semiconductor substrate by a lift-off method.
[従来の技術]
高周波用電界効果トランジスタのゲート電極などの微細
な金属電極(幅が1μm以下)をリフトオフ法を用いて
形成するためには、そのマスクに逆テーパ状の開口部を
再現性よく形成することが必要である。[Prior art] In order to form fine metal electrodes (with a width of 1 μm or less) such as gate electrodes of high-frequency field effect transistors using the lift-off method, an inversely tapered opening is formed in the mask with good reproducibility. It is necessary to form.
従来、マスクとして、スペーサーと呼ばれる絶縁膜をレ
ジスト膜とともに用いるリフトオフ法が知られている。Conventionally, a lift-off method is known in which an insulating film called a spacer is used together with a resist film as a mask.
この従来技術を、第2図(a)〜(cl)を用いて説明
する。This conventional technique will be explained using FIGS. 2(a) to 2(cl).
半導体基板1上に絶縁膜2を堆積し、その上にフォトリ
ソグラフィ技術により開口部4を設けたレジスト膜3を
形成する。(第2図(a))レジストM3をマスクとし
て異方性ドライエツチングを行ない、開口部4の絶縁膜
2を除去し、半導体基板1を露出させる。(第2図(b
))
リフトオフを容易化すると共に電界効果トランジスタの
特性を制御するために、開口部4の絶縁膜2の側面をウ
ェットエツチングによりレジスト膜3の側面よりも一定
量後退させ、半導体基板l側の開口幅がレジスト膜3の
それよりも広い形状(逆テーバ状)とする。(第2図(
C))
最後に、金属膜を堆積し、レジスト3を溶解除去により
開口部4以外の金属膜を除去(リフトオフ)することで
所望の電極5を形成することができる。(第2図(d)
)
〔発明が解決しようとする課題〕
しかしながら、上記の異方性ドライエツチングにおいて
は、エツチング条件によってはポリマーと呼ばれる有機
高分子物質が開口部の側面および半導体表面に不均一に
堆積することが知られている。特に絶縁膜として酸化シ
リコン膜(S i O,)を用いた場合、レジスト膜や
半導体基板に対して大きなエツチング選択比が得られる
CF4+H,、CHF、ガスを用いるため、このような
ポリマーの堆積がより顕著となる。An insulating film 2 is deposited on a semiconductor substrate 1, and a resist film 3 with an opening 4 is formed thereon by photolithography. (FIG. 2(a)) Anisotropic dry etching is performed using the resist M3 as a mask to remove the insulating film 2 in the opening 4 and expose the semiconductor substrate 1. (Figure 2(b)
)) In order to facilitate lift-off and control the characteristics of the field effect transistor, the side surface of the insulating film 2 of the opening 4 is recessed by a certain amount from the side surface of the resist film 3 by wet etching, and the opening on the side of the semiconductor substrate l is recessed by wet etching. The width is wider than that of the resist film 3 (inverted tapered shape). (Figure 2 (
C)) Finally, a desired electrode 5 can be formed by depositing a metal film and removing (lift-off) the metal film other than the opening 4 by dissolving and removing the resist 3. (Figure 2(d)
) [Problems to be Solved by the Invention] However, in the above-mentioned anisotropic dry etching, it is known that organic high molecular substances called polymers may be deposited non-uniformly on the side surfaces of the openings and the semiconductor surface depending on the etching conditions. It is being In particular, when a silicon oxide film (S i O,) is used as an insulating film, CF4+H, CHF, gas, which has a high etching selectivity for resist films and semiconductor substrates, is used, so the deposition of such polymers is difficult. It becomes more noticeable.
このため、露出した半導体基板上に堆積したポリマーが
、電極と半導体基板とのコンタクトを阻害するという問
題がある。Therefore, there is a problem in that the polymer deposited on the exposed semiconductor substrate inhibits contact between the electrode and the semiconductor substrate.
この問題を解決するために、■エツチング条件を制御す
ることによりポリマーの堆積を減らしたり、■酸素アッ
シング等によってポリマーを除去することが知られてい
る。In order to solve this problem, it is known to (1) reduce polymer deposition by controlling etching conditions, and (2) remove polymer by oxygen ashing or the like.
ところが、■ポリマーの堆積を減らすためのエツチング
条件と、レジスト膜および半導体基板に対して大きな選
択比が得られるエツチング条件とは通常一致しない。そ
の結果、よりすぐれた半導体装置の特性を得るために微
細な電極を形成したり、集積度の向上にしたがい開口部
の寸法精度を上げる場合、ポリマーの堆積を減らすこと
は困難である。However, (1) etching conditions for reducing polymer deposition and etching conditions that provide a high selectivity for the resist film and semiconductor substrate do not usually match. As a result, it is difficult to reduce polymer deposition when forming fine electrodes in order to obtain better characteristics of semiconductor devices or when increasing the dimensional accuracy of openings as the degree of integration increases.
また、■酸素アッシング等によってポリマーを除去する
場合、酸素アッシングを行うとポリマーが酸化除去され
るだけではなく、レジスト膜まで除去されて寸法が大き
く変わるため、微細な電極を寸法精度よく形成すること
は不可能である。In addition, ■When removing polymer by oxygen ashing, etc., oxygen ashing not only oxidizes the polymer, but also removes the resist film and changes its dimensions greatly, so it is important to form fine electrodes with high dimensional accuracy. is impossible.
本発明は上記の問題点を解決したもので、その目的は、
半導体表面とのコンタクトに優れ、寸法精度に優れた微
細な電極の製造方法を提供することにある。The present invention solves the above problems, and its purpose is to:
The object of the present invention is to provide a method for manufacturing fine electrodes that have excellent contact with the semiconductor surface and excellent dimensional accuracy.
〔課題を解決するための手段および作用〕本発明者は、
稲々の実験から上記ポリマーは半導体の表面が絶縁膜で
被われているときには発生せず、半導体の表面が露出し
ているときに発生することを見出した。これにより、異
方性ドライエツチングを半導体表面が露出する以前に中
止し、残った絶縁膜をウェットエツチングで除去するこ
とにより、ポリマーの堆積することのない開口部を作成
できると着想した。[Means and effects for solving the problem] The present inventors
From Inana's experiments, it was discovered that the above-mentioned polymer does not occur when the surface of the semiconductor is covered with an insulating film, but occurs when the surface of the semiconductor is exposed. This led to the idea that by stopping anisotropic dry etching before the semiconductor surface is exposed and removing the remaining insulating film by wet etching, it is possible to create openings without polymer deposition.
本発明による半導体装置の製造方法は、半導体基板上に
絶縁膜を形成し該絶縁膜上に所定領域を開口したレジス
ト膜を形成する第1の工程と、前記所定領域の絶縁膜を
前記半導体基板が露出しない所定の膜厚を残して異方性
ドライエツチングする第2の工程と、前記所定領域の残
された絶縁膜をウェットエツチングによって除去する第
3の工程と、前記ウェットエツチングによって露出した
前記半導体基板上に電極を形成する第4の工程とからな
るものである。A method of manufacturing a semiconductor device according to the present invention includes a first step of forming an insulating film on a semiconductor substrate, forming a resist film with openings in a predetermined region on the insulating film, and forming an insulating film in the predetermined region on the semiconductor substrate. a second step of performing anisotropic dry etching to leave a predetermined film thickness that is not exposed; a third step of removing the remaining insulating film in the predetermined region by wet etching; and a third step of removing the remaining insulating film in the predetermined region by wet etching; This step consists of a fourth step of forming electrodes on the semiconductor substrate.
前記絶縁膜は、例えば酸化シリコン膜や窒化シリコン膜
であり、一般にプラズマCVD法またはスパッタ法によ
り形成される。The insulating film is, for example, a silicon oxide film or a silicon nitride film, and is generally formed by a plasma CVD method or a sputtering method.
前記異方性ドライエツチング技術は、半導体基板の主面
に垂直な方向に選択的なエツチングを行なう技術で、反
応性スパッタエツチング法や、反応性イオンエツチング
法等を含む。絶縁膜をエツチングするガスとしては、例
えばCF4+ H,、CHF、CHF、千手活性ガスの
ような大きな選択比の得られるものを用いる。The anisotropic dry etching technique is a technique for selectively etching in a direction perpendicular to the principal surface of a semiconductor substrate, and includes reactive sputter etching, reactive ion etching, and the like. As the gas for etching the insulating film, a gas with a high selectivity such as CF4+H, CHF, CHF, or Senju activated gas is used.
これらのガスで酸化物からなる絶縁膜をエツチングする
場合、エツチング中に発生するポリマーがレジスト膜上
に堆積すると同時に、酸化物からなる絶縁膜がエツチン
グされている間に発生する活性な酸素原子により、有機
物からなるポリマーは分解され堆積されない。また、活
性な酸素原子によるポリマーの分解がなくてもドライエ
ツチングの途中であるため、絶縁膜の表面に堆積してい
るポリマーは、次工程のウェットエツチングで残った絶
縁膜を除去するときにリフトオフされて半導体基板上に
は残らない。When etching an insulating film made of oxide with these gases, the polymer generated during etching is deposited on the resist film, and at the same time, the active oxygen atoms generated while the insulating film made of oxide is being etched , polymers made of organic matter are decomposed and not deposited. In addition, even if the polymer is not decomposed by active oxygen atoms, the dry etching is still in progress, so the polymer deposited on the surface of the insulating film will be lifted off when the remaining insulating film is removed in the next wet etching process. is removed and does not remain on the semiconductor substrate.
前記ウェットエツチングは、HF−NH,F水溶液など
のエツチング液により前記絶縁膜を化学的に溶解除去す
る技術である。The wet etching is a technique for chemically dissolving and removing the insulating film using an etching solution such as HF-NH or F aqueous solution.
本発明の一実施例としてGaAs@界効果トランジスタ
のショットキーゲート電極の形成方法を、第1図(a)
〜(d)を用いて以下に説明する。As an embodiment of the present invention, a method for forming a Schottky gate electrode of a GaAs field effect transistor is shown in FIG. 1(a).
This will be explained below using (d).
第1図(a)に示す第1の工程のおいて、GaAsから
なる半導体基板l上に、RFスパッタ法により堆積した
膜厚0.5μmの酸化シリコンからなる絶縁膜2を形成
する。そして、絶縁膜2上に通常のフォトリソグラフィ
法により幅1μmの開口部4を形成したレジスト膜3(
膜厚は0.5μm)を形成する。In the first step shown in FIG. 1(a), an insulating film 2 made of silicon oxide and deposited by RF sputtering to a thickness of 0.5 μm is formed on a semiconductor substrate l made of GaAs. Then, a resist film 3 (
The film thickness is 0.5 μm).
第1図(b)に示す第2の工程のおいて、開口部4の絶
縁膜2を約50nmの膜厚を残し異方性ドライエツチン
グする。異方性ドライエツチングは、平行平板型反応性
イオンエツチング装置を用い、エツチングガスはCHF
、+Ar(流量比Ar/CHF、はO〜10、圧力は6
〜12Pa)であり、高周波パワーは350〜600W
である。この工程では、開口部4に残された絶縁膜2′
上にはポリマーは堆積しない。In the second step shown in FIG. 1(b), the insulating film 2 in the opening 4 is anisotropically dry etched leaving a film thickness of about 50 nm. For anisotropic dry etching, a parallel plate type reactive ion etching device is used, and the etching gas is CHF.
, +Ar (flow rate ratio Ar/CHF, is O ~ 10, pressure is 6
~12Pa), and the high frequency power is 350~600W
It is. In this step, the insulating film 2' left in the opening 4 is
No polymer is deposited on top.
残された絶縁膜2′の膜厚は、−数的には絶縁膜2の膜
厚の10%程度(5%以上15%以下)である。半導体
基板1の表面を全く露出させないためには、異方性ドラ
イエツチングの面内バラツキ以上の膜厚を残す必要があ
る。一方、この膜厚が大きいと、次工程のウェットエツ
チングのバラツキが大きいため、開口部4の形状精度が
悪化する。The thickness of the remaining insulating film 2' is numerically about 10% (5% or more and 15% or less) of the film thickness of the insulating film 2. In order not to expose the surface of the semiconductor substrate 1 at all, it is necessary to leave a film thickness that is greater than the in-plane variation due to anisotropic dry etching. On the other hand, if this film thickness is large, there will be large variations in wet etching in the next step, and the shape accuracy of the opening 4 will deteriorate.
第1図(C)に示す第3の工程のおいて、HF−NH,
F水溶液を用いて開口部4に残された絶縁膜2′ を完
全にエツチングする。これにより半導体基板1が露出し
、また、開口部4の側面にあたる絶縁膜2がレジスト膜
3より後退しリフトオフが容易な逆テーバ状の開口部4
′が形成される。In the third step shown in FIG. 1(C), HF-NH,
The insulating film 2' left in the opening 4 is completely etched using an F aqueous solution. As a result, the semiconductor substrate 1 is exposed, and the insulating film 2 on the side surface of the opening 4 retreats from the resist film 3, forming an inverted tapered opening 4 that facilitates lift-off.
' is formed.
第1図(d)に示す第4の工程のおいて、半導体基板1
とショットキー接合を形成するTi/ P t / A
uの金属層(膜厚約20nm)を形成後、レジスト膜
3を溶解除去することで、電極5を形成する。この結果
、半導体基板1の表面にはポリマー等の電極5とのコン
タクトを阻害するものはなく、良好なコンタクトが得ら
れる。In the fourth step shown in FIG. 1(d), the semiconductor substrate 1
Ti/Pt/A forming a Schottky junction with
After forming the metal layer u (about 20 nm thick), the resist film 3 is dissolved and removed to form the electrode 5. As a result, there is nothing on the surface of the semiconductor substrate 1, such as a polymer, that inhibits contact with the electrode 5, and good contact can be obtained.
なお、半導体基板1としてGaAsを使用したが、Si
でも同様に実施することが可能である。また、絶縁膜2
として酸化シリコン膜を用いた場合の実施例を示してい
るが、リン等をドープした酸化シリコン膜や窒化シリコ
ン膜でも可能である。Although GaAs was used as the semiconductor substrate 1, Si
However, it is possible to implement the same method. In addition, the insulating film 2
Although an example in which a silicon oxide film is used as the material is shown, a silicon oxide film doped with phosphorus or the like or a silicon nitride film may also be used.
異方性ドライエツチングに用いるガスとして本実施例で
は、CHF、+Arを用いた場合を示しているが、Ar
の代わりにHe等の他の不活性ガスを用いたり、CF4
+H,やCHF、のみでも同様に行うことができる。In this example, CHF and +Ar are used as the gases used for anisotropic dry etching, but Ar
Other inert gases such as He may be used instead of CF4.
The same operation can be performed using only +H or CHF.
以上説明したように、本発明による半導体装置の製造方
法は、半導体基板上に絶縁膜を形成し該絶縁膜上に所定
領域を開口したレジスト膜を形成する第1の工程と、前
記所定領域の絶縁膜を前記半導体基板が露出しない所定
の膜厚を残して異方性ドライエツチングする第2の工程
と、前記所定領域の残された絶縁膜をウェットエツチン
グによって除去する第3の工程と、前記ウェットエツチ
ングによって露出した前記半導体基板上に電極を形成す
る第4の工程とからなるものである。As described above, the method for manufacturing a semiconductor device according to the present invention includes the first step of forming an insulating film on a semiconductor substrate, forming a resist film with openings in a predetermined region on the insulating film, and a second step of anisotropic dry etching the insulating film leaving a predetermined film thickness that does not expose the semiconductor substrate; a third step of removing the remaining insulating film in the predetermined region by wet etching; and a fourth step of forming electrodes on the semiconductor substrate exposed by wet etching.
したがって、本発明によれば半導体表面および絶縁膜上
にポリマーが堆積せず、かつ、寸法精度に優れた開口部
が形成される。これにより、半導体基板と良好なコンタ
クトが得られ、かつ所望の寸法を持った電極の形成が可
能となる。Therefore, according to the present invention, no polymer is deposited on the semiconductor surface or the insulating film, and an opening with excellent dimensional accuracy is formed. This makes it possible to obtain good contact with the semiconductor substrate and to form an electrode with desired dimensions.
さらに本発明によれば、ポリマーの除去に特別なプロセ
スを必要としないため、プロセスの簡略化が可能となり
、また開口部の大きさに影響を与える工程がフォトリソ
グラフィ工程およびドライエツチング工程のみであり、
開口部の寸法制御性を向上させることができる。Further, according to the present invention, since no special process is required to remove the polymer, the process can be simplified, and the only processes that affect the size of the opening are the photolithography process and the dry etching process. ,
The dimensional controllability of the opening can be improved.
第1図(a)〜(d)は本発明の一実施例を説明するた
めの断面図、
第2図(a)〜(cl)は従来の技術の工程を説明する
ための断面図である。
図において、
1・・・半導体基板、2.2″・・・絶縁膜、3・・・
レジスト膜、4.4′・・・開口部、5・・・電極。
第1図FIGS. 1(a) to (d) are cross-sectional views for explaining one embodiment of the present invention, and FIGS. 2(a) to (cl) are cross-sectional views for explaining the steps of the conventional technology. . In the figure, 1... semiconductor substrate, 2.2''... insulating film, 3...
Resist film, 4.4'...opening, 5...electrode. Figure 1
Claims (2)
領域を開口したレジスト膜を形成する第1の工程と、前
記所定領域の絶縁膜を前記半導体基板が露出しない所定
の膜厚を残して異方性ドライエッチングする第2の工程
と、前記所定領域の残された絶縁膜をウェットエッチン
グによって除去する第3の工程と、前記ウェットエッチ
ングによって露出した前記半導体基板上に電極を形成す
る第4の工程とを有することを特徴とする半導体装置の
製造方法。(1) A first step of forming an insulating film on a semiconductor substrate and forming a resist film with openings in a predetermined region on the insulating film, and forming the insulating film in the predetermined region to a predetermined film thickness such that the semiconductor substrate is not exposed. a second step of performing anisotropic dry etching leaving the remaining insulating film in the predetermined region, a third step of removing the remaining insulating film in the predetermined region by wet etching, and forming an electrode on the semiconductor substrate exposed by the wet etching. A method for manufacturing a semiconductor device, comprising a fourth step of:
グガスとしてCF_4+H_2、CHF_3およびCH
F_2+不活性ガスのうちいずれか1つを用いることを
特徴とした特許請求の範囲第1項記載の半導体装置の製
造方法。(2) In the anisotropic dry etching, CF_4+H_2, CHF_3 and CH
2. The method of manufacturing a semiconductor device according to claim 1, wherein any one of F_2+inert gas is used.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32380389A JPH03185826A (en) | 1989-12-15 | 1989-12-15 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32380389A JPH03185826A (en) | 1989-12-15 | 1989-12-15 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03185826A true JPH03185826A (en) | 1991-08-13 |
Family
ID=18158785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32380389A Pending JPH03185826A (en) | 1989-12-15 | 1989-12-15 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03185826A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL1008180C2 (en) * | 1997-01-31 | 2002-01-03 | Sony Corp | Method for manufacturing a semiconductor device. |
-
1989
- 1989-12-15 JP JP32380389A patent/JPH03185826A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL1008180C2 (en) * | 1997-01-31 | 2002-01-03 | Sony Corp | Method for manufacturing a semiconductor device. |
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