JPH03163911A - インバータの回路 - Google Patents
インバータの回路Info
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- JPH03163911A JPH03163911A JP1302175A JP30217589A JPH03163911A JP H03163911 A JPH03163911 A JP H03163911A JP 1302175 A JP1302175 A JP 1302175A JP 30217589 A JP30217589 A JP 30217589A JP H03163911 A JPH03163911 A JP H03163911A
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- drain
- source
- trq
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエンハンスメン１・形のｐ形成はｎ形Ｍ Ｉ
Ｓ （Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ） トランジスタ回路におけるインバ
ータの回路構成に関する。
Ｓ （Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ） トランジスタ回路におけるインバ
ータの回路構成に関する。
従来のはエンハンスメント形のｐ形、或はｎ形Ｍ Ｉ
Ｓ （Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ） トランジスタを用いたインバータは
例えば特開乎１一ー４ー ３ ６２０１９号公報に記されている。即ち、第２図に示す
＠路構成を用いている。
Ｓ （Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ） トランジスタを用いたインバータは
例えば特開乎１一ー４ー ３ ６２０１９号公報に記されている。即ち、第２図に示す
＠路構成を用いている。
ところで第２図に示したインバータだと以下の問題があ
った。
った。
１）Ｖ＋ｎにオン電圧（デイジタル的に“ｌ”の電圧）
が印加されている期間のＶｏｏｚ −ＧＮＤ間に直流電
流が流れる。即ち、第２図のインバータは消費電力が大
きい。
が印加されている期間のＶｏｏｚ −ＧＮＤ間に直流電
流が流れる。即ち、第２図のインバータは消費電力が大
きい。
２）トランジスタのしきい値電圧をＶＴ とすると、ｖ
Ｉ，，にオフ電圧（デイジタル的に１１０”の電圧）が
印加されている期間のＶ ｏ ｕ ｉはＶｌ］ＤＩ−２
ＶＴである。これは、Ｖ １ｎにオフ電圧が印加されて
いる時のＶｏｎＩ ＧＮＤ間のインバータの出力電圧は
ＶＤＤＩ−ＶＴであり、Ｖｏｎｔ−Ｖ’ｒがＶＤＤ２−
ＧＮＤ間のインバータの上側のトランジスタのゲートに
印加されるので、Ｖ Ｏ ｕ ｔはＶＤＤＩ２ＶＴとな
る。即ち第２図のインバータの電源電圧はＣＭＯＳイン
バータと比較すると高くなる。
Ｉ，，にオフ電圧（デイジタル的に１１０”の電圧）が
印加されている期間のＶ ｏ ｕ ｉはＶｌ］ＤＩ−２
ＶＴである。これは、Ｖ １ｎにオフ電圧が印加されて
いる時のＶｏｎＩ ＧＮＤ間のインバータの出力電圧は
ＶＤＤＩ−ＶＴであり、Ｖｏｎｔ−Ｖ’ｒがＶＤＤ２−
ＧＮＤ間のインバータの上側のトランジスタのゲートに
印加されるので、Ｖ Ｏ ｕ ｔはＶＤＤＩ２ＶＴとな
る。即ち第２図のインバータの電源電圧はＣＭＯＳイン
バータと比較すると高くなる。
本発明の目的はインバータの低消費電力化と低電源電圧
化を実現することにある。
化を実現することにある。
上記目的はエンハンスメント形のｎ形成はｐ形ＭＩＳト
ランジスタで形成されるインバータの回路構成において
、トランジスタＣ以下Ｔｒと略す）Ｑ１のドレインには
入力信号Ｖ ｔ ｎを入力し、Ｑ１のゲートにはクロッ
クパルス（以下ＣＰと略す）φ１を入力し、Ｑ１のソー
スにはＴ ｒ Ｑ ２のゲートとＴ ｒ Ｑ ５のゲー
トを接続し、Ｑ２及びＱ５のソースは接地し、Ｑ２のド
レインはＴｒＱｓのソースと接続し、Ｑ３のゲートには
ＣＰφ３を印加し、Ｑ３のドレインにはＴ ｒ Ｑ ４
のソースとＴｒＱｏのゲートを接続し、Ｑ４のゲート及
びドレインにはＣＰφ２を印加し、Ｑｅのドレインには
ＣＰφ４を印加し、Ｑ５のドレインにはＱｅのソースを
接続し、出力信号ＶｏｕｉはＱ５のドレインから取り出
す回路構成にすることにより達威される。
ランジスタで形成されるインバータの回路構成において
、トランジスタＣ以下Ｔｒと略す）Ｑ１のドレインには
入力信号Ｖ ｔ ｎを入力し、Ｑ１のゲートにはクロッ
クパルス（以下ＣＰと略す）φ１を入力し、Ｑ１のソー
スにはＴ ｒ Ｑ ２のゲートとＴ ｒ Ｑ ５のゲー
トを接続し、Ｑ２及びＱ５のソースは接地し、Ｑ２のド
レインはＴｒＱｓのソースと接続し、Ｑ３のゲートには
ＣＰφ３を印加し、Ｑ３のドレインにはＴ ｒ Ｑ ４
のソースとＴｒＱｏのゲートを接続し、Ｑ４のゲート及
びドレインにはＣＰφ２を印加し、Ｑｅのドレインには
ＣＰφ４を印加し、Ｑ５のドレインにはＱｅのソースを
接続し、出力信号ＶｏｕｉはＱ５のドレインから取り出
す回路構成にすることにより達威される。
上記回路構成のインバータだと入力信号ＶｉｎをＱ１を
経由してＱ２及びＱ５のケー１・に印加する時にφ３或
はφ２をｏＶ、及びφ４をｏ■にすれば、Ｖｉｎがオン
電圧（ディジタル的にＩＩ Ｉ Ｉ＋の電圧）でもφ２
−ＧＮＤ間及びφ４−ＧＮＤ間に直流電流が流れること
はない。即ち、インバータの消費電力は低くなる。
経由してＱ２及びＱ５のケー１・に印加する時にφ３或
はφ２をｏＶ、及びφ４をｏ■にすれば、Ｖｉｎがオン
電圧（ディジタル的にＩＩ Ｉ Ｉ＋の電圧）でもφ２
−ＧＮＤ間及びφ４−ＧＮＤ間に直流電流が流れること
はない。即ち、インバータの消費電力は低くなる。
又、ＶＩｎがオフ電圧（ディジタル的にＩＩ Ｏ Ｉ＋
の電圧）の時Ｑ２．Ｑｓ及びＱ４ を完全にオフ状態に
した後、φ４をオン電圧にするとＶ Ｏ Ｉ１ ＋ に
はφ４の波高値がそのまま出力される。これはＶ ｏ
ｕ ｔの電位が−Ｌ昇してもＱ６のゲートに蓄積された
電荷は放電場所がないため（Ｑ２及びＱ４がオフ状態の
：ａ）Ｑ６のケー１− Ｊｒ．に残る。即ち、Ｖ ｏ
ｕ ｔの電位が］二昇してもＱ６のゲー１ヘ，ソース間
電圧ＶＧＳは過渡的には小さくならない（厳密にはＱｅ
のゲート．ソース間容量ＣＣＳとＱ２及びＱ４のオフ抵
抗Ｒｏ，，の積でＱ６のゲート−１二の電荷は放電され
る）。従って、過渡的にはＶ。１１，にはφ１の波高値
がそのまま出力される。即ち、インバータの電源電圧は
低くできる。
の電圧）の時Ｑ２．Ｑｓ及びＱ４ を完全にオフ状態に
した後、φ４をオン電圧にするとＶ Ｏ Ｉ１ ＋ に
はφ４の波高値がそのまま出力される。これはＶ ｏ
ｕ ｔの電位が−Ｌ昇してもＱ６のゲートに蓄積された
電荷は放電場所がないため（Ｑ２及びＱ４がオフ状態の
：ａ）Ｑ６のケー１− Ｊｒ．に残る。即ち、Ｖ ｏ
ｕ ｔの電位が］二昇してもＱ６のゲー１ヘ，ソース間
電圧ＶＧＳは過渡的には小さくならない（厳密にはＱｅ
のゲート．ソース間容量ＣＣＳとＱ２及びＱ４のオフ抵
抗Ｒｏ，，の積でＱ６のゲート−１二の電荷は放電され
る）。従って、過渡的にはＶ。１１，にはφ１の波高値
がそのまま出力される。即ち、インバータの電源電圧は
低くできる。
以下、本発明の一実施例を第１図により説明する。
第王図は本発明のインバータの回路構成及びタイミング
チャー１−を示したものである。回路の構成としては、
ｊ〜ランジスタ（以下Ｔｒと略す）Ｑ工のドレインには
入力信珍Ｖ ｔ ｎを入力し、Ｑ１のゲ− １−にはク
ロックパルス（以下Ｃ Ｉ）と略す）φ１を入力し、Ｑ
ＩのソースにはＴ ｒ Ｑ ２のゲートとＴ ｒ Ｑ
５のゲートを接続し、Ｑ２及びＱ５のソースは接地し、
Ｑｚのドレインは］”． ｒ Ｑ ３のソースと接続し
、Ｑ３のゲートにはｃｐφ３を印加し、Ｑ３のドレイン
にはＴｒＱ４のソースとＴ ｒ Ｑ ｅのゲートを接続
し、Ｑ４のゲーＩ・及びドレインにはｃＰφ２を印加し
、Ｑ６のドレインにはＣＰφ４を印加し、Ｑ５のドレイ
ンにはＱ６のソースを接続し、出力信号Ｖ ｏ ｕ ｃ
はＱ５のドレインから取り出す回路構成である。次に第
ｔ図に示したφ１，φ２，φ３，φ４のタイミンクチャ
ートを基に回路動作を説明する。ここて、φ１．φ２，
φ３，φ４＋ＶＩｎのオン電圧（デイジタル的に“１″
の電圧）を２０Ｖ、φＩ，φ２，φ３，φ４，Ｖｌｎの
オフ電圧（デイジタル的にＩＩ Ｏ Ｔ′の電圧）をＯ
Ｖ、トランジスタのしきい値電圧Ｖｒを５Ｖとする。例
えば、Ｖ＋ｎ＝２０ｖの時、φ＋＝２０Ｖのタイミング
で０２，Ｑ５のゲートには］． ５ Ｖが印加され、φ
ｉ＝ＯＶで０２，Ｑ５のケーｌ・にはＩ．５Ｖが保持さ
れる。よってＱ ２＋Ｑ５がオン状態になる。しかし、
その時、φ３，φ４ＯＶなのてφ２ − Ｇ Ｎ Ｄ間
，φ４− Ｇ Ｎ Ｄ間に直流電流は流れない。次にφ
２＝２０ＶでＱ６のゲトには１５Ｖが印加され、φ２−
ＯｖでＱ６のゲートにはｉ５Ｖが保特される。この時、
Ｑ ｅはオン状態になるがφ３，φ４はｏｖなのでφ２
ＧＮＤ間，φａ ＧＮＤ間に直流電流は流れない。
チャー１−を示したものである。回路の構成としては、
ｊ〜ランジスタ（以下Ｔｒと略す）Ｑ工のドレインには
入力信珍Ｖ ｔ ｎを入力し、Ｑ１のゲ− １−にはク
ロックパルス（以下Ｃ Ｉ）と略す）φ１を入力し、Ｑ
ＩのソースにはＴ ｒ Ｑ ２のゲートとＴ ｒ Ｑ
５のゲートを接続し、Ｑ２及びＱ５のソースは接地し、
Ｑｚのドレインは］”． ｒ Ｑ ３のソースと接続し
、Ｑ３のゲートにはｃｐφ３を印加し、Ｑ３のドレイン
にはＴｒＱ４のソースとＴ ｒ Ｑ ｅのゲートを接続
し、Ｑ４のゲーＩ・及びドレインにはｃＰφ２を印加し
、Ｑ６のドレインにはＣＰφ４を印加し、Ｑ５のドレイ
ンにはＱ６のソースを接続し、出力信号Ｖ ｏ ｕ ｃ
はＱ５のドレインから取り出す回路構成である。次に第
ｔ図に示したφ１，φ２，φ３，φ４のタイミンクチャ
ートを基に回路動作を説明する。ここて、φ１．φ２，
φ３，φ４＋ＶＩｎのオン電圧（デイジタル的に“１″
の電圧）を２０Ｖ、φＩ，φ２，φ３，φ４，Ｖｌｎの
オフ電圧（デイジタル的にＩＩ Ｏ Ｔ′の電圧）をＯ
Ｖ、トランジスタのしきい値電圧Ｖｒを５Ｖとする。例
えば、Ｖ＋ｎ＝２０ｖの時、φ＋＝２０Ｖのタイミング
で０２，Ｑ５のゲートには］． ５ Ｖが印加され、φ
ｉ＝ＯＶで０２，Ｑ５のケーｌ・にはＩ．５Ｖが保持さ
れる。よってＱ ２＋Ｑ５がオン状態になる。しかし、
その時、φ３，φ４ＯＶなのてφ２ − Ｇ Ｎ Ｄ間
，φ４− Ｇ Ｎ Ｄ間に直流電流は流れない。次にφ
２＝２０ＶでＱ６のゲトには１５Ｖが印加され、φ２−
ＯｖでＱ６のゲートにはｉ５Ｖが保特される。この時、
Ｑ ｅはオン状態になるがφ３，φ４はｏｖなのでφ２
ＧＮＤ間，φａ ＧＮＤ間に直流電流は流れない。
次にφａ”２０Ｖで０３のオン状態になるので、Ｑ６の
ゲートＦ．に蓄積されていた電荷はＱ３． Ｑ２を経由
して放電される。即ち、Ｑ６のゲートの電位はＯ■とな
る。この時、Ｑ２，Ｑ４は共にＯＶなのでφ２ − Ｇ
Ｎ Ｄ間，φ４−ＧＮＤ間に直流電流は流れない。次
にφ３＝ＯＶにしてＱ３をオフ状態８ にし、φ４＝２０Ｖにする。この時、Ｑｓ，Ｑｓはオフ
状態なのでφｘＧＮＤ間，φ４． ＧＮＤ間に直流電
流は流汎ない。又、この峙Ｑ６がオフ状態、Ｑ５がオン
状態なのでＱ５のソース電位、即ちＯＶがＶ ｏ ｕ
ｔに出力される。よってＶ Ｉ ｎが２０Ｖの時、Ｖ
ｏ ｕ ｔはＯＶ、即ちインバータ動作していることに
なる。次に、例えばＶｉｎ＝Ｏ■の時、φ１２０Ｖのタ
イミングで、Ｑ２＋ ＱＢのゲートにはＯＶが印加され
、φｌ＝ＯＶでＱ２，Ｑ５のゲートにはＯｖが保持され
る。よって、Ｑ２，Ｑ５はオフ状態になる。次にφ２
＝２０ＶでＱ６のゲートには］．５Ｖが印加され、φ２
＝ｏ■でＱ６のゲー１一には］． ５ Ｖが保持される
。この時、Ｑ６はオン状態になるがφ８，φ４はＯｖな
のてφｚ ＧＮＤ間，φ４−Ｇ Ｎ Ｄ間に直流電流は
流れない。次にφ３２０ＶでＱ３はオン状態になるが．
Ｑ２はオフ状態のままなのでＱｃのケー１ヘ」二の電荷
は放電されない。即ち、Ｑ６のゲートの電位は］． ５
Ｖの状態を保っている。この時、φ２，φ４は共にｏ
Ｖなのてφ２−ＧＮＤ間，φ４．−ＧＮＤ間に直流ｆｆ
ｌ流は流れない。次にφａ ＝ＯＶにしてＱ８をオフ状
態にし、φ４＝２０Ｖにする。この時、Ｑｇ，Ｑ＋，は
オフ状態なのでφ２−ＧＮＤ間，φａ−ＧＮＤ間に直流
電流は流れない。又、この時Ｑ８がオン状態、Ｑ５がオ
フ状態なのでＱ６のドレイン電位、即ち２０Ｖがそのま
まＶ ｏ ｕ ｔに出力される。これはＶｏｕｃの電位
が上昇してもＱｓのゲートに蓄積された電荷は放電場所
がないため（Ｑ２、及びＱ４がオフ状態の為）、ＱＢの
ゲート上に残る。即ち，Ｖ ｏ ｕ ｔの電位が上昇し
てもＱ６のゲート，ソース間電圧Ｖａｓは過渡的には小
さくならない（厳密にはＱＢのゲート，ソース間容ｆｊ
ｋｃａｓとＱ２及びＱ４のオフ抵抗Ｒ．．，の積でＱ６
のゲー１・上の電荷は放電される）。よって、Ｖ ｏ
ｕ ｔにはφ４の波高値２０Ｖがそのまま出力される。
ゲートＦ．に蓄積されていた電荷はＱ３． Ｑ２を経由
して放電される。即ち、Ｑ６のゲートの電位はＯ■とな
る。この時、Ｑ２，Ｑ４は共にＯＶなのでφ２ − Ｇ
Ｎ Ｄ間，φ４−ＧＮＤ間に直流電流は流れない。次
にφ３＝ＯＶにしてＱ３をオフ状態８ にし、φ４＝２０Ｖにする。この時、Ｑｓ，Ｑｓはオフ
状態なのでφｘＧＮＤ間，φ４． ＧＮＤ間に直流電
流は流汎ない。又、この峙Ｑ６がオフ状態、Ｑ５がオン
状態なのでＱ５のソース電位、即ちＯＶがＶ ｏ ｕ
ｔに出力される。よってＶ Ｉ ｎが２０Ｖの時、Ｖ
ｏ ｕ ｔはＯＶ、即ちインバータ動作していることに
なる。次に、例えばＶｉｎ＝Ｏ■の時、φ１２０Ｖのタ
イミングで、Ｑ２＋ ＱＢのゲートにはＯＶが印加され
、φｌ＝ＯＶでＱ２，Ｑ５のゲートにはＯｖが保持され
る。よって、Ｑ２，Ｑ５はオフ状態になる。次にφ２
＝２０ＶでＱ６のゲートには］．５Ｖが印加され、φ２
＝ｏ■でＱ６のゲー１一には］． ５ Ｖが保持される
。この時、Ｑ６はオン状態になるがφ８，φ４はＯｖな
のてφｚ ＧＮＤ間，φ４−Ｇ Ｎ Ｄ間に直流電流は
流れない。次にφ３２０ＶでＱ３はオン状態になるが．
Ｑ２はオフ状態のままなのでＱｃのケー１ヘ」二の電荷
は放電されない。即ち、Ｑ６のゲートの電位は］． ５
Ｖの状態を保っている。この時、φ２，φ４は共にｏ
Ｖなのてφ２−ＧＮＤ間，φ４．−ＧＮＤ間に直流ｆｆ
ｌ流は流れない。次にφａ ＝ＯＶにしてＱ８をオフ状
態にし、φ４＝２０Ｖにする。この時、Ｑｇ，Ｑ＋，は
オフ状態なのでφ２−ＧＮＤ間，φａ−ＧＮＤ間に直流
電流は流れない。又、この時Ｑ８がオン状態、Ｑ５がオ
フ状態なのでＱ６のドレイン電位、即ち２０Ｖがそのま
まＶ ｏ ｕ ｔに出力される。これはＶｏｕｃの電位
が上昇してもＱｓのゲートに蓄積された電荷は放電場所
がないため（Ｑ２、及びＱ４がオフ状態の為）、ＱＢの
ゲート上に残る。即ち，Ｖ ｏ ｕ ｔの電位が上昇し
てもＱ６のゲート，ソース間電圧Ｖａｓは過渡的には小
さくならない（厳密にはＱＢのゲート，ソース間容ｆｊ
ｋｃａｓとＱ２及びＱ４のオフ抵抗Ｒ．．，の積でＱ６
のゲー１・上の電荷は放電される）。よって、Ｖ ｏ
ｕ ｔにはφ４の波高値２０Ｖがそのまま出力される。
以−ヒにより、本発明のインバータは低消費電力であり
低電源電圧化できることがわかる。
低電源電圧化できることがわかる。
第３図は本発明のインバータの回路構成及びタイミング
チャートを示したものである。回路の構成としては、Ｔ
ｒＱ１のドレインには入カ信号ｖＩ１１？入力し、Ｑｌ
のゲートにはＣＰ■１０を入力し、Ｑ１のソースにはＴ
ｒ Ｑ ！及びＴ ｒ Ｑ ５のゲートを接続し、Ｑ
２及びＱ５のソースは接地し、Ｑ２のドレインはＴ ｒ
Ｑ ｓのソースと接続し、Ｑ８のゲートにはＣＰφｔ
ｏを印加し、Ｑ３のドレインにはＴ ｒ Ｑ ４のソー
スとＴｒＱｅのゲートを接続し、Ｑ４のゲート及びドレ
インにはＣＰφ工０を印加し、Ｑ６のドレインにはＣＰ
■１０を印加し、ＱＩ，のドレインにはＱＢのソースを
接続し、出力信号Ｖ。ｕｔはＱ５のドレインから取り出
す回路構成である。次に第３図に示したφ１０，■１０
のタイミングチャートを基に回路動作を説明する。ここ
で、φｔｏ， ＄１０，Ｖ １ｎのオン電圧を２０Ｖ、
φ１０， ｒｆｉ１０， Ｖａｎのオフ電圧をＯ■、ト
ランジスタのしきい値電圧ＶＴを５■とする。例えば、
Ｖｔｎ＝ ２ ０ Ｖの時、φ■０＝２０Ｖ，＄ｔｏ＝
ＯＶのタイミンでＱ２． ＱＪ及びＱＢのゲートには１
５Ｖが印加され、Ｑｔ＋ Ｑ２１Ｑ１１，Ｑｅ及びＱ４
はオン状態になる。この時、φｚｏ＝ＯＶなのでＱ３は
オフ状態である。よって，Ｑ４のドレインからＱ２のソ
ース間、及びＱ６のー１１ ドレインからＱ５のソース間に直流電流は流れない。次
にφ１０＝ＯＶ，φ工ｏ＝ ２ ０ Ｖのタイミングで
Ｑｌ．Ｑ４はオフ状態になり、Ｑ３はオン状態になる。
チャートを示したものである。回路の構成としては、Ｔ
ｒＱ１のドレインには入カ信号ｖＩ１１？入力し、Ｑｌ
のゲートにはＣＰ■１０を入力し、Ｑ１のソースにはＴ
ｒ Ｑ ！及びＴ ｒ Ｑ ５のゲートを接続し、Ｑ
２及びＱ５のソースは接地し、Ｑ２のドレインはＴ ｒ
Ｑ ｓのソースと接続し、Ｑ８のゲートにはＣＰφｔ
ｏを印加し、Ｑ３のドレインにはＴ ｒ Ｑ ４のソー
スとＴｒＱｅのゲートを接続し、Ｑ４のゲート及びドレ
インにはＣＰφ工０を印加し、Ｑ６のドレインにはＣＰ
■１０を印加し、ＱＩ，のドレインにはＱＢのソースを
接続し、出力信号Ｖ。ｕｔはＱ５のドレインから取り出
す回路構成である。次に第３図に示したφ１０，■１０
のタイミングチャートを基に回路動作を説明する。ここ
で、φｔｏ， ＄１０，Ｖ １ｎのオン電圧を２０Ｖ、
φ１０， ｒｆｉ１０， Ｖａｎのオフ電圧をＯ■、ト
ランジスタのしきい値電圧ＶＴを５■とする。例えば、
Ｖｔｎ＝ ２ ０ Ｖの時、φ■０＝２０Ｖ，＄ｔｏ＝
ＯＶのタイミンでＱ２． ＱＪ及びＱＢのゲートには１
５Ｖが印加され、Ｑｔ＋ Ｑ２１Ｑ１１，Ｑｅ及びＱ４
はオン状態になる。この時、φｚｏ＝ＯＶなのでＱ３は
オフ状態である。よって，Ｑ４のドレインからＱ２のソ
ース間、及びＱ６のー１１ ドレインからＱ５のソース間に直流電流は流れない。次
にφ１０＝ＯＶ，φ工ｏ＝ ２ ０ Ｖのタイミングで
Ｑｌ．Ｑ４はオフ状態になり、Ｑ３はオン状態になる。
この時、Ｑ２もオン状態なのでＱ６のゲート上の電荷は
Ｑａ，Ｑｘを経由して瞬時に放電される。よってＱ６の
ゲートの電位はＯＶになりＱＢはオフ状態になる。よっ
て、Ｑ４のドレインからＱ２のソース間、及びＱｓのド
レインからＱ５のソース間に直流電流は流れない。又、
この時Ｑ６がオフ状態、Ｑ５がオン状態なのでＱ５のソ
ース電位、即ちＯｖがＶ ｏ ｕ ｔに出力される。よ
って、ｖｉｎ＝２０■の時、Ｖ ｏ ｕ ｔはＯＶ即ち
インバータ動作していることになる。次に、例えばＶ１
ｎ＝ＯＶの時、■１０＝２０ｖ，φｔｏ＝ＯＶのタイミ
ンでＱＩ Ｑ５のゲートにはＯＶ、Ｑ６のゲートには１
５Ｖが印加され、Ｑｔ，Ｑａ．．Ｑｅはオン状態、Ｑ２
．Ｑ５はオフ状態になる。この時、■１０＝ＯＶなので
Ｑ３はオフ状態である。次にφ＋ｏ＝ＯＶ，φ１０＝２
０ＶのタイミングでＱｔ．Ｑ４はオフ状態になりＱ３は
オン状態になる。この時、Ｑ２， Ｑ５１２− はオフ状態なのでＱ４のドレインからＱ２のソース間、
及びＱ６のドレインからＱ５のソース間に直流電流は流
れない。又、この時、ＱＢがオン状態、Ｑ５がオフ状態
なのでＱ６のドレイン電圧２０Ｖがそのまま出力される
。これはＶ ｏ ｕ ｔの電位が上昇してもＱ６のゲー
ト，ソース間電圧Ｖａｓは過渡的には小さくならない。
Ｑａ，Ｑｘを経由して瞬時に放電される。よってＱ６の
ゲートの電位はＯＶになりＱＢはオフ状態になる。よっ
て、Ｑ４のドレインからＱ２のソース間、及びＱｓのド
レインからＱ５のソース間に直流電流は流れない。又、
この時Ｑ６がオフ状態、Ｑ５がオン状態なのでＱ５のソ
ース電位、即ちＯｖがＶ ｏ ｕ ｔに出力される。よ
って、ｖｉｎ＝２０■の時、Ｖ ｏ ｕ ｔはＯＶ即ち
インバータ動作していることになる。次に、例えばＶ１
ｎ＝ＯＶの時、■１０＝２０ｖ，φｔｏ＝ＯＶのタイミ
ンでＱＩ Ｑ５のゲートにはＯＶ、Ｑ６のゲートには１
５Ｖが印加され、Ｑｔ，Ｑａ．．Ｑｅはオン状態、Ｑ２
．Ｑ５はオフ状態になる。この時、■１０＝ＯＶなので
Ｑ３はオフ状態である。次にφ＋ｏ＝ＯＶ，φ１０＝２
０ＶのタイミングでＱｔ．Ｑ４はオフ状態になりＱ３は
オン状態になる。この時、Ｑ２， Ｑ５１２− はオフ状態なのでＱ４のドレインからＱ２のソース間、
及びＱ６のドレインからＱ５のソース間に直流電流は流
れない。又、この時、ＱＢがオン状態、Ｑ５がオフ状態
なのでＱ６のドレイン電圧２０Ｖがそのまま出力される
。これはＶ ｏ ｕ ｔの電位が上昇してもＱ６のゲー
ト，ソース間電圧Ｖａｓは過渡的には小さくならない。
よって、Ｖ ｏ ｕ ｔにはφ番の波高値２０Ｖが過度
的に出力される。以上により、本発明のインバータは低
消費電力であり低電源電圧化できることがわかる。
的に出力される。以上により、本発明のインバータは低
消費電力であり低電源電圧化できることがわかる。
第４図は本発明のインバータを２個用いてシフトレジス
タｌ段を形成した回路構成及びタイミングチャートであ
る。回路の構成としては、Ｔ ｒ Ｑ １のドレインに
はシフトレジスタの入力信号Ｖ ＋ ｎを入力し、Ｑｌ
のゲートにはＣＰ■１０を入力し、ＱｓのソースにはＴ
ｒ Ｑ ２のゲートとＴｒＱ５のゲートを接続し、Ｑ
２及びＱＢのソースは接地し、Ｑ２．のドレインはＴｒ
Ｑａのソースと接続し．ＱａのゲートにはＣＰφｔｏを
印加し、Ｑ８のドレインにはＴ ｒ Ｑ ４のソースと
ＴｒＱｅのゲートを接続し、Ｑ４のゲート及びドレイン
にはＣＰ■１０を印加し、Ｑ６のドレインにはＣＰ■１
０を印加し、Ｑ５のドレインにはＱ６のソース及びＴ
ｒ Ｑ ７のドレインを接続し、Ｑ７のゲートにはＣＰ
■２０を印加し、Ｑ７のソースにはＴｒＱδのゲートと
ＴｒＱ＋ｔのゲートを接続し、Ｑ８及びＱｌｉのソース
を接地し、Ｑ８の１へレインはＱ９のソースと接続し、
Ｑ９のゲートにはＣＰ■２０を印加し、Ｑ９のドレイン
にはＴｒＱ＋ｏのソースとＴ ｒ Ｑ １２のゲートを
接続し、Ｑ＋ｏのゲート及びドレインにはＣＰ■２０を
印加し、Ｑ１２のドレインにはＣＰ■２０を印加し、Ｑ
＋．＋のドレインにはＱ＋２のソースを接続し、シフＩ
・レジスタの出力信号Ｖ ｇ １１ ｔはＱｔｔのドレ
インから取り出す回路構成である。次に第４図に示した
φｉｏ，φ１０，φ２０．■２０のタイミングチャート
を基に回路動作を説明する。ここで、■１０，φｉｏ，
φ２０，φ２０・Ｖ Ｉｎのオン電圧を２０■、φ１。
タｌ段を形成した回路構成及びタイミングチャートであ
る。回路の構成としては、Ｔ ｒ Ｑ １のドレインに
はシフトレジスタの入力信号Ｖ ＋ ｎを入力し、Ｑｌ
のゲートにはＣＰ■１０を入力し、ＱｓのソースにはＴ
ｒ Ｑ ２のゲートとＴｒＱ５のゲートを接続し、Ｑ
２及びＱＢのソースは接地し、Ｑ２．のドレインはＴｒ
Ｑａのソースと接続し．ＱａのゲートにはＣＰφｔｏを
印加し、Ｑ８のドレインにはＴ ｒ Ｑ ４のソースと
ＴｒＱｅのゲートを接続し、Ｑ４のゲート及びドレイン
にはＣＰ■１０を印加し、Ｑ６のドレインにはＣＰ■１
０を印加し、Ｑ５のドレインにはＱ６のソース及びＴ
ｒ Ｑ ７のドレインを接続し、Ｑ７のゲートにはＣＰ
■２０を印加し、Ｑ７のソースにはＴｒＱδのゲートと
ＴｒＱ＋ｔのゲートを接続し、Ｑ８及びＱｌｉのソース
を接地し、Ｑ８の１へレインはＱ９のソースと接続し、
Ｑ９のゲートにはＣＰ■２０を印加し、Ｑ９のドレイン
にはＴｒＱ＋ｏのソースとＴ ｒ Ｑ １２のゲートを
接続し、Ｑ＋ｏのゲート及びドレインにはＣＰ■２０を
印加し、Ｑ１２のドレインにはＣＰ■２０を印加し、Ｑ
＋．＋のドレインにはＱ＋２のソースを接続し、シフＩ
・レジスタの出力信号Ｖ ｇ １１ ｔはＱｔｔのドレ
インから取り出す回路構成である。次に第４図に示した
φｉｏ，φ１０，φ２０．■２０のタイミングチャート
を基に回路動作を説明する。ここで、■１０，φｉｏ，
φ２０，φ２０・Ｖ Ｉｎのオン電圧を２０■、φ１。
，φ１。，φ２０，■２０，Ｖ＋ｎのオフ電圧をＯｖ、
トランジスタのしきい値電圧ＶＴを５ｖとする。例えば
、ｖ，ｎ＝２０Ｖの時、φ１．Ｏ＝２０Ｖ．φｔｏ＝Ｏ
ＶのタイミングでＱ２，Ｑ５及びＱＢのゲートには１５
■が印加され、Ｑｌ，Ｑ２，ＱＢ．ＱＢ及びＱ４はオン
状態になる。この時、φｉｏ＝ＯＶなのでＱ３はオフ状
態である。よって、Ｑ４のドレインからＱ２のソース間
、及びＱ６のドレインからＱ５のソース間に直流電流は
流れない。次にφｌｏ＝ＯＶ，■１０＝ ２ ０ Ｖの
タイミングでＱｌ，Ｑ４はオフ状態になり、Ｑ３はオン
状態になる。この時、Ｑ２もオン状態なのでＱ６のゲー
ト上の電荷はＱ３． Ｑ２を経由して瞬時に放電される
。よってＱ６のゲート上の電位はＯｖになりＱ８はオフ
状態になる。
トランジスタのしきい値電圧ＶＴを５ｖとする。例えば
、ｖ，ｎ＝２０Ｖの時、φ１．Ｏ＝２０Ｖ．φｔｏ＝Ｏ
ＶのタイミングでＱ２，Ｑ５及びＱＢのゲートには１５
■が印加され、Ｑｌ，Ｑ２，ＱＢ．ＱＢ及びＱ４はオン
状態になる。この時、φｉｏ＝ＯＶなのでＱ３はオフ状
態である。よって、Ｑ４のドレインからＱ２のソース間
、及びＱ６のドレインからＱ５のソース間に直流電流は
流れない。次にφｌｏ＝ＯＶ，■１０＝ ２ ０ Ｖの
タイミングでＱｌ，Ｑ４はオフ状態になり、Ｑ３はオン
状態になる。この時、Ｑ２もオン状態なのでＱ６のゲー
ト上の電荷はＱ３． Ｑ２を経由して瞬時に放電される
。よってＱ６のゲート上の電位はＯｖになりＱ８はオフ
状態になる。
よって、Ｑ４のドレインからＱ２のソース間、及びＱ６
のドレインからＱ５のソース間に直流電流は流れない。
のドレインからＱ５のソース間に直流電流は流れない。
又、この時Ｑ６がオフ状態、Ｑ５がオン状態なのでＱ５
のソース電位、即ちＯｖがＱ７のドレインに印加される
。次にφ２０＝２０Ｖ，φ２０＝ＯＶのタイミングでＱ
＋＋，Ｑｔ＋のゲートにはＯＶ． Ｑ１２（７）ゲート
ニは王５ｖが印加され、Ｑ？ＩＱ ｉ ｏ ＋ Ｑ １
． ２はオン状態、Ｑｓ＋ Ｑ１１はオフ状態になる。
のソース電位、即ちＯｖがＱ７のドレインに印加される
。次にφ２０＝２０Ｖ，φ２０＝ＯＶのタイミングでＱ
＋＋，Ｑｔ＋のゲートにはＯＶ． Ｑ１２（７）ゲート
ニは王５ｖが印加され、Ｑ？ＩＱ ｉ ｏ ＋ Ｑ １
． ２はオン状態、Ｑｓ＋ Ｑ１１はオフ状態になる。
この時、φ２０＝ＯＶなのでＱＯはオフ状態１５
である。次にφ２０＝ＯＶ，φ２０＝２０Ｖのタイミン
グでＱ７，ＱＩＯはオフ状態になりＱ９はオン状態にな
る。この時、Ｑ８＋ Ｑ１１はオフ状態なのでＱｉｏの
ドレインからＱ８のソース間、及びＱ１２のドレインか
らＱｉｚのソース間に直流電流は流れない。又、この時
、Ｑ１２がオン状態、Ｑ１１がオフ状態なのでＱ１４の
ドレイン電圧２０Ｖがそのまま出力される。これはシフ
トレジスタの出力信号Ｖ ’ｏ ｕ ｔの電位が上昇し
てもＱ１２のゲート」二に蓄積された電荷は放電場所が
ないため（ＱＩＯ及びＱδがオフ状態の為）．Ｑ１２の
ゲート上に残る。即ち、Ｖ ： ｕ ｔの電位が−ヒ昇
してもＱ１２のゲート，ソース間電圧Ｖａｓは過渡的に
は小さくならない（厳密にはＱ１２のゲート，ソース間
容ｆｉｃｃｓとＱ８及びＱｚｏのオフ抵抗Ｒ． ｏ ｉ
ｆの積でＱ１２のゲート上の電荷は放電される）。よ
って、シフトレジスタの出力信号Ｖ ’ａ ｕ ｔには
■２０の波高値２０Ｖが過渡的に出力される。以上によ
り、本発明のシフ１・レジスタは低消費電力であり低電
源電圧化できることがわかる。
グでＱ７，ＱＩＯはオフ状態になりＱ９はオン状態にな
る。この時、Ｑ８＋ Ｑ１１はオフ状態なのでＱｉｏの
ドレインからＱ８のソース間、及びＱ１２のドレインか
らＱｉｚのソース間に直流電流は流れない。又、この時
、Ｑ１２がオン状態、Ｑ１１がオフ状態なのでＱ１４の
ドレイン電圧２０Ｖがそのまま出力される。これはシフ
トレジスタの出力信号Ｖ ’ｏ ｕ ｔの電位が上昇し
てもＱ１２のゲート」二に蓄積された電荷は放電場所が
ないため（ＱＩＯ及びＱδがオフ状態の為）．Ｑ１２の
ゲート上に残る。即ち、Ｖ ： ｕ ｔの電位が−ヒ昇
してもＱ１２のゲート，ソース間電圧Ｖａｓは過渡的に
は小さくならない（厳密にはＱ１２のゲート，ソース間
容ｆｉｃｃｓとＱ８及びＱｚｏのオフ抵抗Ｒ． ｏ ｉ
ｆの積でＱ１２のゲート上の電荷は放電される）。よ
って、シフトレジスタの出力信号Ｖ ’ａ ｕ ｔには
■２０の波高値２０Ｖが過渡的に出力される。以上によ
り、本発明のシフ１・レジスタは低消費電力であり低電
源電圧化できることがわかる。
］ｂ
第５図は第４図の回路の変形例である。即ち、Ｑ１２の
ドレインにＣＰφ３０を印加する以外は第４図の回路と
同じ回路構成及びタイミングである。
ドレインにＣＰφ３０を印加する以外は第４図の回路と
同じ回路構成及びタイミングである。
第５図のシフトレジスタ回路だとＶ ｏ ｕ ｔにＯｖ
を出力する時はＱ１２が完全にオフ状態になってからＱ
１２のドレインに２０Ｖが印加される。よって、Ｖ ：
ｕ ｔは常に○Ｖの状態が保持される。即ち、第５図
のシフトレジスタだと出力が安定する。
を出力する時はＱ１２が完全にオフ状態になってからＱ
１２のドレインに２０Ｖが印加される。よって、Ｖ ：
ｕ ｔは常に○Ｖの状態が保持される。即ち、第５図
のシフトレジスタだと出力が安定する。
第６図は第４図或は第５図に示した本発明のシフトレジ
スタを周辺回路内蔵アクティブマ１−リクス液品ディス
プレイの内蔵走査側駆動回路に適用した場合の構成図で
ある。図中において、１はガラス基板、２は表示部、３
は走査側駆動回路、４は信号側駆動回路、５は外付け回
路である。ここで表示部２，走査側駆動回路３，信号側
駆動回路４で使われるトランジスタは多結晶シリコン薄
膜トランジスタである。本発明のシフ１−レジスタを周
辺回路内蔵多結晶シリコンアクティブマ１・リクス液晶
ディスプレイの内蔵走査側駆動回路に用いることにより
、液晶ディスプレイの低消費電力化，？電源電圧化が実
現される。
スタを周辺回路内蔵アクティブマ１−リクス液品ディス
プレイの内蔵走査側駆動回路に適用した場合の構成図で
ある。図中において、１はガラス基板、２は表示部、３
は走査側駆動回路、４は信号側駆動回路、５は外付け回
路である。ここで表示部２，走査側駆動回路３，信号側
駆動回路４で使われるトランジスタは多結晶シリコン薄
膜トランジスタである。本発明のシフ１−レジスタを周
辺回路内蔵多結晶シリコンアクティブマ１・リクス液晶
ディスプレイの内蔵走査側駆動回路に用いることにより
、液晶ディスプレイの低消費電力化，？電源電圧化が実
現される。
本発明によればｎ形Ｍ工Ｓトランジスタ或はｐ形Ｍ工Ｓ
トランジスタのみで構成されたインバータでもＣＭＯＳ
並みの低消費電力化及び低電源電圧化が実現できるので
、システムの低コス１〜化の効果がある。
トランジスタのみで構成されたインバータでもＣＭＯＳ
並みの低消費電力化及び低電源電圧化が実現できるので
、システムの低コス１〜化の効果がある。
第１図及び第３図は本発明の一実施例のインバータの回
路構成図、第２図は従来のインバータの回路構成図、第
４図，第５図は本発明のシフ１−レジスタの回路構成図
、第６同は周辺回路内蔵アクティブマトリクス液品ディ
スプレイの構成図である。 １・・ガラス基板、２・・・表示部、３・・・走査側駆
動回路、４・・・信号側駆動回路、５・・・外付け回路
、Ｑ１〜Ｑ１２・・ＭＩＳトランジスタ、■．・・・イ
ンバータの入力信号、Ｖ ｏ ｕ ｔ・・・インバータ
の出力信号、■？■・・・シフトレジスタの入力信号、
Ｖ ｏ ｕ ｔ・・・シフトレジスタの出力信号、φｌ
〜φ４，■１０〜φ１０，φ２０〜φ２０ｌ φ３０・・・クロツクパルス。 φ３０ 弔 ５ 図 第 ６ 図
路構成図、第２図は従来のインバータの回路構成図、第
４図，第５図は本発明のシフ１−レジスタの回路構成図
、第６同は周辺回路内蔵アクティブマトリクス液品ディ
スプレイの構成図である。 １・・ガラス基板、２・・・表示部、３・・・走査側駆
動回路、４・・・信号側駆動回路、５・・・外付け回路
、Ｑ１〜Ｑ１２・・ＭＩＳトランジスタ、■．・・・イ
ンバータの入力信号、Ｖ ｏ ｕ ｔ・・・インバータ
の出力信号、■？■・・・シフトレジスタの入力信号、
Ｖ ｏ ｕ ｔ・・・シフトレジスタの出力信号、φｌ
〜φ４，■１０〜φ１０，φ２０〜φ２０ｌ φ３０・・・クロツクパルス。 φ３０ 弔 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、エンハンスメント形のｎ形成はｐ形ＭＩＳ（Ｍｅｔ
ａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）
トランジスタで形成されるインバータの回路構成におい
て、トランジスタ（以下Ｔｒと略す）Ｑ＿１のドレイン
には入力信号Ｖ＿ｉ＿ｎを入力し、Ｑ＿１のゲートには
クロックパルス（以下ＣＰと略す）φ＿１を入力し、Ｑ
＿１のソースにはＴｒＱ＿２のゲートとＴｒＱ＿５のゲ
ートを接続し、Ｑ＿２及びＱ＿５のソースは接地し、Ｑ
＿２のドレインはＴｒＱ＿３のソースと接続し、Ｑ＿３
のゲートにはＣＰφ＿３を印加し、Ｑ＿３のドレインに
はＴｒＱ＿４のソースとＴｒＱ＿６のゲートを接続し、
Ｑ＿４のゲート及びドレインにはＣＰφ＿２を印加し、
Ｑ＿６のドレインにはＣＰφ＿４を印加し、Ｑ＿５のド
レインにはＱ＿６のソースを接続し、出力信号Ｖ＿ｏ＿
ｕ＿ｔはＱ＿５のドレインから取り出すことを特徴とす
るインバータの回路。 ２、エンハンスメント形のｎ形成はｐ形ＭＩＳトランジ
スタで形成されるインバータを１つ以上のクロックパル
スで動作させることを特徴とするインバータの駆動方式
。 ３、ｎ形成はｐ形ＭＩＳトランジスタで形成されるイン
バータの回路構成において、ＴｒＱ＿１のドレインには
Ｖ＿ｉ＿ｎを入力し、Ｑ＿１のゲートにはＣＰφ＿１＿
０を入力し、Ｑ＿１のソースにはＴｒＱ＿２のゲートと
ＴｒＱ＿５のゲートを接続し、Ｑ＿２及びＱ＿５のソー
スは接地し、Ｑ＿２のドレインはＴｒＱ＿３のソースと
接続し、Ｑ＿３のゲートにはＣＰφ＿１＿０を印加し、
Ｑ＿３のドレインにはＴｒＱ＿４のソースとＴｒＱ＿６
のゲートを接続し、Ｑ＿４のゲート及びドレインにはＣ
Ｐφ＿１＿０を印加し、Ｑ＿６のドレインにはＣＰ■＿
１＿０を印加し、Ｑ＿５のドレインにはＱ＿６のソース
を接続し、Ｖ＿ｏ＿ｕ＿ｔはＱ＿５のドレインから取り
出すことを特徴とするインバータの回路。 ４、請求の範囲第３項記載のインバータを２個用いてシ
フトレジスタ１段を形成する、即ち、ＴｒＱ＿１のドレ
インにはシフトレジスタの入力信号Ｖ＾ｓ＿ｉ＿ｎを入
力し、Ｑ＿１のゲートにはＣＰφ＿１＿０を入力し、Ｑ
＿１のソースにはＴｒＱ＿２のゲートとＴｒＱ＿５のゲ
ートを接続し、Ｑ＿２及びＱ＿５のソースは接地し、Ｑ
＿２のドレインはＴｒＱ＿３のソースと接続し、Ｑ＿３
のゲートにはＣＰ■＿１＿０を印加し、Ｑ＿３のドレイ
ンにはＴｒＱ＿４のソースとＴｒＱ＿６のゲートを接続
し、Ｑ＿４のゲート及びドレインにはＣＰφ＿１＿０を
印加し、Ｑ＿６のドレインにはＣＰ■＿１＿０を印加し
、Ｑ＿５のドレインにはＱ＿６のソース及びＴｒＱ＿７
のドレインを接続し、Ｑ＿７のゲートにはＣＰφ＿２＿
０を印加し、Ｑ＿７のソースにはＴｒＱ＿８のゲートと
ＴｒＱ＿１＿１のゲートを接続しＱ＿８及びＱ＿１＿１
のソースを接地し、Ｑ＿８のドレインはＱ＿９のソース
と接続し、Ｑ＿９のゲートにはＣＰ■＿２＿０を印加し
、Ｑ＿９のドレインにはＴｒＱ＿１＿０のソースとＴｒ
Ｑ＿１＿２のゲートを接続し、Ｑ＿１＿０のゲート及び
ドレインにはＣＰφ＿２＿０を印加し、Ｑ＿１＿２のド
レインにはＣＰ■＿２＿０或はφ＿３＿０を印加し、Ｑ
＿１＿１のドレインにはＱ＿１＿２のソースを接続し、
シフトレジスタの出力信号Ｖ＿ｏ＿ｕ＿ｔはＱ＿１＿１
のドレインから取り出すことを特徴とするシフトレジス
タ１段の回路構成。 ５、請求の範囲第１項から第５項のいずれか１項記載の
インバータは多結晶シリコンで形成することを特徴とす
るインバータの回路。 ６、請求の範囲第１項から第５項のいずれか１項記載の
インバータを内蔵周辺回路に用いることを特徴とする周
辺回路内蔵アクティブマトリクス液晶ディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302175A JPH03163911A (ja) | 1989-11-22 | 1989-11-22 | インバータの回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302175A JPH03163911A (ja) | 1989-11-22 | 1989-11-22 | インバータの回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03163911A true JPH03163911A (ja) | 1991-07-15 |
Family
ID=17905832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302175A Pending JPH03163911A (ja) | 1989-11-22 | 1989-11-22 | インバータの回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03163911A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756982A (ja) * | 1993-08-13 | 1995-03-03 | Fujitsu Ltd | レイアウト方法及びレイアウタビリティ評価装置 |
| JP2002335153A (ja) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
| JP2007151092A (ja) * | 2005-10-18 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ、半導体装置、表示装置及び電子機器 |
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| JP2014068347A (ja) * | 2013-10-18 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示装置 |
| JP2015065658A (ja) * | 2014-09-29 | 2015-04-09 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| JP2016027706A (ja) * | 2015-08-03 | 2016-02-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| JP2017076999A (ja) * | 2016-11-24 | 2017-04-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017153080A (ja) * | 2017-02-23 | 2017-08-31 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| JP2019133735A (ja) * | 2019-02-15 | 2019-08-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1989
- 1989-11-22 JP JP1302175A patent/JPH03163911A/ja active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0756982A (ja) * | 1993-08-13 | 1995-03-03 | Fujitsu Ltd | レイアウト方法及びレイアウタビリティ評価装置 |
| US10109368B2 (en) | 2001-05-11 | 2018-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US10916319B2 (en) | 2001-05-11 | 2021-02-09 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US10424390B2 (en) | 2001-05-11 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US7710384B2 (en) | 2001-05-11 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US8264445B2 (en) | 2001-05-11 | 2012-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US20130057161A1 (en) | 2001-05-11 | 2013-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse Output Circuit, Shift Register and Display Device |
| JP2002335153A (ja) * | 2001-05-11 | 2002-11-22 | Semiconductor Energy Lab Co Ltd | パルス出力回路、シフトレジスタ、および表示装置 |
| US8786533B2 (en) | 2001-05-11 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9812218B2 (en) | 2001-05-11 | 2017-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9105520B2 (en) | 2001-05-11 | 2015-08-11 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US9496291B2 (en) | 2001-05-11 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Pulse output circuit, shift register and display device |
| US11011244B2 (en) | 2005-10-18 | 2021-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| JP2007151092A (ja) * | 2005-10-18 | 2007-06-14 | Semiconductor Energy Lab Co Ltd | シフトレジスタ、半導体装置、表示装置及び電子機器 |
| US9646714B2 (en) | 2005-10-18 | 2017-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US9153341B2 (en) | 2005-10-18 | 2015-10-06 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US12002529B2 (en) | 2005-10-18 | 2024-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US11699497B2 (en) | 2005-10-18 | 2023-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| US10311960B2 (en) | 2005-10-18 | 2019-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register, semiconductor device, display device, and electronic device |
| JP2010061800A (ja) * | 2009-12-01 | 2010-03-18 | Semiconductor Energy Lab Co Ltd | パルス出力回路、表示装置 |
| JP2014068347A (ja) * | 2013-10-18 | 2014-04-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示装置 |
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| JP2016027706A (ja) * | 2015-08-03 | 2016-02-18 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| JP2017076999A (ja) * | 2016-11-24 | 2017-04-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2017153080A (ja) * | 2017-02-23 | 2017-08-31 | 株式会社半導体エネルギー研究所 | 半導体装置及び表示装置 |
| JP2019133735A (ja) * | 2019-02-15 | 2019-08-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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