JPH0316176A - ３―ｖ族化合物半導体素子電極構造及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ｐ型ＩＩＩ−Ｖ族化合物半導体上に形成さ
れた電極構造及びその形成方法に関する。

〔従来の技術〕

ｐ型ＩＩＩ−ｖ族化合物半導体上に形成される電極構造
を形或するとき、電極材料として、従来から低接触抵抗
が得られかつ毒性のないＡｕ　Ｚｎ系が使用されてきた
。この場合、■Ａｕ　Ｚｎ合金を蒸着材料として用いる
場合、■Ａυ，Ｚｎ単体をそれぞれに蒸着する場合があ
る。

Ａｕ　Ｚｎ合金を用いる場合、ＡｕとＺｎの蒸気圧が異
なるので、半導体上に付着する金属膜の構成を制御する
ことが困難であり、半導体との密着力が不十分になる。

その為、一般的にはＡｕ／Ｚｎ／Ａｕというサンドイッ
チ構造を形成し（第１０図（ａ））　、半導体との密着
力を向上させていた。

ところで、ワイヤボンドにより半導体素子と外部を電気
的に接続するには、ワイヤボンドパッドが必要になる。

この場合、素子の浮遊容量を低減する為に電極構造上に
ワイヤボンドパッドを一体化することが望ましい。その
為、ワイヤボンドパッドとして、０．５μｍ以上２μｍ
以下という厚いＡｕ　Ｚｎ合金層を備えた電極構造（第
１０図（ｂ））がある（特開昭５４−６９９７９）。

さらに、Ａｕを電極母材とする半導体素子の高温動作で
起こる不規則な合金反応による劣化を緩和するために、
Ｔｉとｐｔを少なくとも１層ずつ交互にＡｕ　Ｚｕ上に
積層し、さらに、その上にＡｕを積層する電極構造（第
１０図（Ｃ））がある（特開昭６２−１５５５６２）。

〔発明が解決しようとする課題〕

しかしながら、第１０図（ａ）及び第１０図（ｂ）に示
す従来技術によると、いずれも素子の浮遊容量を低減す
ることができるが、Ａｕ／Ｚｎ／　Ａ　ｕ層又はＡｕ　
Ｚｎ合金層上にワイヤボンド用の厚膜Ａｕを積層すると
半導体と厚ＰＩＡ　Ａ　ｕとの合金反応が生じ、素子の
特性やワイヤボンド強度が劣化するという問題があった
。

ところで、半導体の直上に設けられたＡｕ層の膜厚は接
触抵抗に影響を与える。これを考慮して、前記Ａｕ層の
膜厚をできる限り薄く（例えば、１０〜６０ｎｍで）形
或していた。

その一方、ｚｎ層上に積層されたＡｕ層の膜厚やＡｕ　
Ｚｎ合金層の膜厚は接触抵抗に影響を与えないと考えら
れていた。

しかしながら、実験によると、これまで問題とされなか
ったＺｎ層上に積層されたＡｕ層の膜厚やＡｕ　Ｚｎ合
金層の膜厚により電極の抵抗が変化することが判明した
。

第１１図は、Ａｕ／Ｚｎ／Ａｕという３層構造の電極に
おいて、Ｚｎ上に形成されたＡｕ層の膜厚と比接触抵抗
との関係を示す実験結果である。

この実験によると、Ａｕ層の厚さが薄くなる程抵抗が増
加することがわかる。

また、第１０図（ｃ）に係る従来技術によると、Ａｕ　
Ｚｎにより低オーム性接触抵抗を保証しつつ、ボンディ
ングパッド用の膜厚Ａｕと半導体との合金反応による素
子特性の劣化を防止することができるが、ｐｔは部分食
刻が困難なので形或方法が限定され、Ｐｔ自体が効果な
ので製造コストが高くなるという欠点があった。

そこで、本発明は低オーム性接触抵抗を有する電極構造
を提供することを目的とする。

また、半導体素子が劣化せず、容易に電極構造が形或で
きる方法を提供することを目的とする。

〔課題を解決するための手段〕

上記欠点を解決する為に、この発明に係る電極構造はＺ
ｎＳＣｄＳＭｇＳＢｅの内の一つを含みｐ型■−ｖ族化
合物半導体上に形或されたＡｕ合金層と、ＴｉまたはＣ
ｒから戊りＡｕ合金層上に形成されたストッパ層と、ス
トッパ層上に形或されたＡｕ層を備えて構或されている
ことを特徴とする。

また、本発明に係る電極構造の形成方法は、Ｐ型■−ｖ
族化合物半導体上に、Ａｕ層、Ｚｎ，Ｃ　ｄ　，Ｍ　ｇ
　ｓ　Ｂ　ｅの群から選ばれてなる層及びＡｕ層を順次
形成して３層多層膜をなし、この３層多層膜上に、Ｔｉ
またはＣｒから成るストッパ層及びＡｕ層を順次形戊し
、然る後に合金化して形成される。

〔作用〕

この発明は、以上のように構威されているので、Ａｕ　
Ｚｎ　ＳＡｕ　Ｃｄ　ｓ　Ａｕ　Ｍｇ　，Ａｕ　Ｂｅ等
の半導体上に形成されたＡｕ合金層によって、Ｚｎ，Ｃ
ｄ，Ｍｇ，Ｂｅを半導体近傍にドーピングして高濃度ｐ
型導電層が形或される。その為、低オーム性接触抵抗が
保証される。

また、ボンディングパッド用のＡｕ層と半導体との間に
ＴｉあるいはＣｒから或るストッパ層を形成するので、
厚膜Ａｕと半導体との合金反応が防止される。その為、
半導体素子は劣化しない。

〔実施例〕

以下、この発明の一実施例に係る電極構造及びその形或
方法を添付図面に基づき説明する。なお、説明において
同一要素には同一符号を用い、重複する説明は省略する
。

第１図は、この発明に係る電極構造例を示す縦断面図で
ある。ｐ型ＩＩＩ−ｖ族化合物半導体１の上にはＺＨ，
Ｃｄ，Ｍｇ，Ｂｅの内の一つを含むＡｕ合金層２が形成
されている。Ａｕ合金層２の上にはストッパ層３が形成
され、そのストッパ層３は、ＴｉまたはＣｒから戊って
いる。ストッパ層３上には、Ａｕ層４が形成されている
。

本発明において、使用されるＰ型ＩＩＩ−Ｖ族化合物半
導体として、例えばＧａ　Ａｓ　ｓ　Ｇａ　Ｐ．　Ｇａ
Ａｓ　　Ｐ，　　　Ｉｎ　　Ｓｂ　　Ｓ　Ｇａ　　Ｓｂ
　　Ｓ　　Ｉｎ　　Ｐ，　　　Ｉｎ　　ＧａＡｓ　Ｐ等
がある。

Ｚｎ，ＣｄＳＭｇｓ　Ｂｅの内の一つを含むＡｕ合金層
２は、その厚さが例えば５０〜５００ｎｍの範囲内で、
その範囲は、接触抵抗や半導体との密着性等の要求され
る特性に応じて決められるべきものであるから、必ずし
も確定されるものではない。

ストッパ層３の膜厚は、例えば５０ｎｓ〜５００ｎｓの
範囲である。この範囲は、ワイヤボンド用の膜厚Ａｕ層
４と半導体１との合金反応を十分に防止できることと、
電極パターンの加工性を考慮して決定されるものである
から、この範囲に必ずしも確定されるものではない。す
なわち、例えば合金反応を防止するストッパ層の機能は
、Ｔｉ及びＣｒによって必ずしも一律でないからである
。

Ａｕ層４の膜厚は例えば、０．１〜１μｍで形成する。

この発明は、以上のように構威されているので、半導体
上に形或されたＡｕ合金層によって、ＺｎＳＣｄＳＭｇ
，Ｂｅを半導体表面近傍にドーピングして高濃度ｐ型導
電領域が形成される。

その為、低オーム性接触抵抗が保証される。

また、ボンディングパッド用の厚膜Ａｕと半導体との間
に形或されたＴｉあるいはＣｒから或るストッパ層によ
って、厚膜Ａｕと半導体との合金反応が防止される。そ
の為、半導体素子は劣化しない。

更に、本発明においては、ストッパ層３として、Ｔｉ又
はＣｒが使用されているから、例えばバッファード弗酸
で容易に食刻することができ、電極パターン形或時にリ
フトオフ法のみならず部分食刻を使用することができる
。その為、電極の形成工程における設計自由度が向上し
、製造が容易になる。

これに対して、第１０図（ｃ）に示す従来技術で使用さ
れていたｐｔは食刻が困難なので、Ｐｔが積層されてい
る時のパターン形或方法はりフトオフ法（こ限定されて
いた。

次に、第２図及び第３図に基づき、上記電極の形成方法
を説明する。第２図は、電極の形戊方法を示す工程図で
あり、第３図は合金化（加熱）する前の電極構造を示す
縦断面図である。ステップ１０１では、■−Ｖ族化合物
半導体１上にＡｕ層２ａを抵抗加熱蒸着法により、例え
ば６０ｒｖの厚さで形成する。ステップ１０２では、Ａ
ｕ層２ａの上にＺｎ層２ｂを抵抗加熱蒸着法により、例
えば２０ｎＩ１の厚さで形成する。ステップ１０３では
、Ｚｎ層２ｂの上にＡｕ層２Ｃを抵抗加熱蒸着法により
、例えば９０ｎＩ１の厚さで形或する。Ａｕ層２ａｓＺ
ｎ層２ｂ及びＡｕ層２ｃにより、Ａｕ合金層２が形成さ
れる。ステップ１０４では、Ａｕ層２Ｃの上にＴｉ層３
を電子線加熱蒸着法により、例えば１　０　０　ｎｓの
厚さで形成する。ステップ１０５では、Ｔｉ層３の上に
Ａｕ層４を抵抗加熱蒸着法により、例えば４　０　０　
ｎｍの厚さで形或する。

ステップ１０６では、ほぼ４５０℃の合金化温度で加熱
し電極を形成する。

上記電極の形成方法におけるＡｕ　Ｚｎ層２の形或の工
程で先立って形成されるＡｕ層２ａｓＺｎ層２ｂ，及び
Ａｕ層２Ｃのそれぞれの膜厚は例えば以下述べる範囲の
ものである。

Ａｕ層２ａの膜厚の範囲は、例えば７ｎＩ１〜１２０ｎ
ｍの範囲内で、その範囲は、接触抵抗や半導体との密着
性等の要求される特性に応じて決められるべきものであ
るから、必ずしも確定されるものではない。

しかしながら、膜厚が薄い程（例えばＩＯｎｏ未満）、
接触抵抗が大きくなる傾向にあり、また半導体との密着
性が低下する傾向がある。また、膜厚が厚い程（例えば
１００ｎｍ超え）、半導体へのＺｕの拡散濃度の低下す
る傾向にあり、その結果として接触抵抗が大きくなる傾
向がある。従って、特に好ましい膜厚の範囲は、１０ｒ
＋＋ｇ以上１００ｒｖ以下の範囲である。

Ｚｎ層２ｂの膜厚は、例えば７ｎａｌ〜６０ｎＩ１の範
囲内で、その範囲はＡｕ層２ａと同様、接触抵抗や隣接
するＡｕ層２　ａ　ｓ　２　ｃ間との密着性によって決
められるべきものであるから必ずしも確定されない。

しかしながら、その膜厚が薄い程（例えば１０ｎ一未満
）、接触抵抗が大きくなる傾向がある。また、その膜厚
が厚い程Ａｕ層２ａ，２ｃ間との密着性が低下する傾向
がある。従って、特に好ましいＺｎ層２ｂの膜厚は１０
ｎ１！以上５０ｎｍ未満である。

更に、Ａｕ層２Ｃの膜厚の範囲は、例えば４０ｎｍ〜３
５０ｎＩｌｌで必要とされる接触抵抗や、半導体素子の
信頼性に応じて決められるべきものであるから、この範
囲に確定されるものではない。

しかしながら、Ａｕ層２Ｃの膜厚が薄い程（例えば５０
ｎｍ未満）、接触抵抗が大きくなる傾向にあり、厚い程
（例えば３　０　０　ｎＩＩ以上）、半導体素子の信頼
性が低下する傾向がある。従って、特に好ましいＡｕ層
２Ｃの膜厚は、５０ｒｖ以上３００Ｉ以下の範囲である
。

なお、上記のこれらの層は、それぞれの厚みが上記の範
囲を同時に満たす時に接触抵抗、隣接する層との密着性
など対する効果が特に発揮される。

第４図は、第１実施例に係る電極構造例を示す縦断面図
である。■−ｖ族化合物半導体として、Ｇａ　Ａｓ半導
体５を使用し、そのＧａ　Ａｓ半導体５上に、厚さ６０
ｒｖのＡｕ層、厚さ２０ｎｏ＋のｚｎ層及び厚さ９０ｎ
ｍのＡｕ層をそれぞれ順次抵抗加熱蒸着法により形戊し
た。このとき使用した抵抗加熱蒸着法の条件は、ボート
の加熱温度がＡｕ層の形成時においては約１０００℃、
ｚｎ層の形戊時には１００〜４００℃であり、真空度は
約１×１　０−６Ｔｏｒｒであった。Ｚｎ層上のＡｕ層
の形或が終わると、次に、その上に厚さ１００ｎｍのＴ
ｉ層７を電子線加熱蒸着法により形成した。このときの
蒸着条件は、電子線加速電圧が１０ｋＶ，真空度は約Ｉ
　Ｘ　１　０−６Ｔｏｒｒであった。然る後、Ｔｉ層７
上に厚さ４　０　０　ｎｉのＡｕ層８を再度抵抗加熱蒸
着法により形戊した。以上のように得られた積層物を、
ヨード溶液及び緩衝弗酸をそれぞれ用いてエッチングし
、電極パターンを形成した。この後、合金化温度４５０
℃で４分間合金化し、半導体表面にＡｕＺｎ層６、Ｔｉ
層７及びＡｕ層８から或る電極を形成した。接触抵抗を
測定したところ、３Ｘ１０”−’ΩｃＩｒｌ２であった
。この電極構造を２００℃で１６８時間加熱しても、半
導体中へのＡｕの拡散は見られなかった。

第５図は第２実施例に係る電極構造例を示す縦断面図で
ある。実施例１におけるＴｉ層７に代り厚さ９０ｎｍの
Ｃｒ層１０を電子線加熱蒸着法により形成した。そのと
きの蒸着条件は、加速電圧１０ｋＶ、真空度Ｉ　Ｘ　１
　０−６Ｔｏｒｒである。他の層の形成方法及びその条
件は、実施例１と同様である。電極パターンはリフトオ
フ法により形或した。

各層が形或された後、合金化条件４５０℃、４分間加熱
して、半導体表面にＡｕ　Ｚｎ層９、Ｃｒ層１０及びＡ
ｕ層１１が順次積層された積層物を得−４２ た。接触抵抗は、約１０　Ωｃｍ　　で、劣化（実施例
１と同様の条件）は見られなかった。

第６図は第３実施例に係る電極構造例を示す縦断面図で
ある。■−■族化合物半導体として、ＩｎＰ半導体１２
を使用し、その上に、１５ｎｆｆｉ厚のＡｕ層、２０ｎ
ｍ厚のＺｎ層及び６０ｒｖ厚のＡｕ層を順次抵抗加熱蒸
着法により形或した。このときに使用するストッパ層、
Ａｕ層及び蒸着条件は、実施例１と同様である。

第７図は第４実施例に係る電極構造例を示す縦断面図で
ある。ｐ型ＩＩＩ−Ｖ族半導体としてＺｎをドーブした
ＩｎＰ半導体１４を用い、実施例１と同様にして半導体
上に、Ａｕ層、Ｚｎ層、Ａｕ層、Ｔｉ層１５及びＡｕ層
１６を順次積層した積層物を得た。電極パターンはリフ
トオフ方により形戊した。然る後、合金化条件（温度４
５０℃、時間４分）で、Ａｕ層、Ｚｎ層、Ａｕ層を合金
化し、Ａｕ　Ｚｎ合金層１７とした。接触抵抗は３×１
０−４Ω（１）２であり、要求される特性を全て満すも
のであった。また、Ｚｎ層に代って、Ｍｇ及びＢｅにつ
いても同様に電極パターンの形成を行ったが、特性は全
て、実用上問題ないものであった。

次に、この発明に係る電極構造を受光素子に適用した第
５実施例を説明する。第８図は、第５実施例に係る電極
構造を含む受光素子を示す縦断面図である。この電極が
形成される半導体素子は、ｎ　型１ｎＰから或る半導体
基板２０上に、ｎ型１ｎＰから成るバッファ層２１、ｎ
一型ＩｎＧａ　Ａｓから或る受光層２２、ｎ一型１ｎＰ
から或るウィンドウ層２３を積層して形成されている。

この層内の所定の領域にＺｎの拡散によりｐ型導電領域
２７が形成されている。このｐ型導電領域２７上には、
この発明に係るｐ側電極２４．２４が１対形成されでお
り、半導体基板２０の裏面には、ｎ側電極２８が形成さ
れている。これらのｐ側電極２４．２４の内側には反射
防止膜２５が形成されており、ｐ側電極２４．２４の外
側にはバッシベーション１１１２６．２６が形成されて
いる。

なお、ｐ側電極２４はＡｕ　／Ｚｎ　／Ａｕ　／Ｔｉ　
／Ａｕで構成され、前述した形戊方法（第４図参照）に
よって合金化されたものである。この電極構造の比接触
抵抗はほぼ３×１０　Ωｃｍ２であり、一４ 従来のＡｕ　Ｚｎ系電極構造と同程度の低オーム接触抵
抗が得られた。この場合、２０μｍ径Ａｕワイヤを用い
たワイヤボンド強度は４ｇであった。

第９図は、上記電極のμ一ＡＥＳによる深さ方向の組成
分析結果を示すものである。Ｔｉ層を１層神大すること
により、ボンディングパッド用のＡｕｊｉ［膜と化合物
半導体１ｎＰが合金反応することが防止されていること
がわかる。

この発明は、以上説明したように構成されているので、
低オーム性接触抵抗を有し、半導体素子が劣化しない電
極構造を提供することができる。

具体的には、ＡｕとＺｎ　　（または、Ｃｄ　，　Ｍｇ
　，Ｂｅ）から或る合金層により、半導体と電極との低
オーム接触性を保証した上で、合金層上にＴｉ（または
、Ｃｒ）層を挿入することにより、ワイヤボンド用の膜
厚Ａｕと半導体との合金反応を防ぐことができる。この
為、本発明による電極構造を使用した受光素子（第８図
参照）では、電極の比接触抵抗が３×１０　Ωｃｍ２程
度の良好な電−４ 極が得られている。また、２００℃−１５Ｖバイアスの
高温通電試験においても、電極材料と半導体の合金反応
は進行せず、２０００時間通電後にも素子の劣化を生じ
ていない。

また、食刻が困難な上に高価なｐｔを使用せずに、良好
な電極特性が得られるので、製造工程の設計自由度が向
上し、製造コストを低く抑えることができる。

なお、この発明は上記実施例に限定されるものではない
。例えば、ｍ−ｖ族化合物半導体としてＩｎＰを使用し
ているが、Ｇａ　ＰＳＧａ　Ａｓ　Ｐ，Ｇａ　Ａｓ等で
もよい。

〔発明の効果〕

この発明は、以上説明したように構戊されているので、
■−Ｖ族化合物半導体素子の電極構造の接触抵抗を低く
することができる。

また、■−ｖ族化合物半導体素子の電極構造を半導体素
子の劣化がない状態で容易に形成できる。

【図面の簡単な説明】

第１図は本発明に係る電極構造例を示す積層方向から切
断した縦断面図、第２図は本発明の一実施例に係る電極
の形或方法を示す工程図、第３図は第２図に示す加熱工
程（ステップ１０６）前の措造を示す縦断面図、第４図
は本発明の第１実施例に係る電極構造を示す積層方向か
ら切断した縦断而図、第５図は本発明の第２実施例に係
る電極構造を示す積層方向から切断した縦断面図、第６
図は本発明の第３実施例に係る電極構造を示す積層方向
から切断した縦断面図、第７図は本発明の第４実施例に
係る電極構造を示す積層方向から切断した縦断面図、第
８図は本発明の第５実施例に係る電極構造を含む受光素
子を示す縦断面図、第９図は第８図に示す電極のμ一Ａ
ＥＳによる深さ方向の組或分析結果を示すグラフ、第１
０図は従来技術に係る電極構造を示す縦断面図、第１１
図はＡｕ層の厚さと比接触抵抗の関係を示すグラフであ
る。 １・・・ｐ型■−ｖ族化合物半導体、２・・・Ａｕ合金
層、３・・・ストッパ層、４、８、１１、１６・・Ａｕ
層、５−ＧａＡｓ半導体、６、９、１３、１　７　−・
・Ａｕ　Ｚｎ層、７、１　５　・Ｔ　ｉ層、１　０　−
　Ｃ　ｒ層、１２、１４・・・ＩｎＰ半導体、２０・・
・半導体基板、２１・・・バッファ層、２２・・・受光
層、２３・・・ウインドウ層、２４・・・ｐ型電極、２
５・・・反射防止膜、２６・・・バッシベーション膜、
２７・・・ｐ型導電領域、２８・・・ｎ型電極。

Claims (1)

1. 【特許請求の範囲】 １、Ｚｎ、Ｃｄ、Ｍｇ、Ｂｅの内の一つを含み、ｐ型I
   II−Ｖ族化合物半導体上に形成されたＡｕ合金層と、 ＴｉまたはＣｒから成り、前記Ａｕ合金層上に形成され
   たストッパ層と、 前記ストッパ層上に形成されたＡｕ層を備えて構成され
   ていることを特徴とするIII−Ｖ族化合物半導体素子電
   極構造。 ２、ｐ型III−Ｖ族化合物半導体上に、Ａｕ層Ｚｕ、Ｃ
   ｄ、Ｍｇ、Ｂｅの群から選ばれてなる層及びＡｕ層を順
   次形成して３層多層膜を形成し、前記３層多層膜上にＴ
   ｉまたはＣｒから成るストッパ層及びＡｕ層を順次形成
   し、その後、合金化してなるIII−Ｖ族化合物半導体素
   子の電極構造の形成方法。