JPH0316157A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１の実施例の工程断面図（第１図） 第２の実施例の工程断面図（第２図） 第２の実施例による半導体装置の 平面図（第３図） 第３の実施例の工程断面図（第４図） 第３の実施例による半導体装置の 平面図（第５図） 発明の効果 〔概　要〕 半導体装置の製造方法、特にＳＯＧＮの塗布によって配
線形成面の平坦化が図られる多層配線構造の半導体装置
の製造方法の改良に関し、ＳＯＧ層からの脱ガスによっ
て、配線の層間接続部のコンタクト抵抗が増大するのを
防止して半導体装置の特性及び信頼性を向上することを
目的とし、 第１の配線層上の凹凸をスピンオングラス層を塗布する
ことにより平坦化した後、層間絶縁膜を介して第２の配
′ａ層を形成する半導体装置の製造方法において、該ス
ピンオングラス層を塗布する前に、該第１の配線層上の
コンタクトホール形成予定領域を、凸形状層を用いて予
め周囲よりも高く形成し、該コンタクトホール形成予定
領域にスピンオングラス層が塗布され難くする工程を含
んでみ構成される。

〔産業上の利用分野〕

本発明は半導体装置の製造方法、特にＳＯＧ（スピンオ
ングラス）層の塗布によって配線形成面の平坦化が図ら
れる多層配線構造の半導体装置の製造方法の改良に関す
る。

微細化が進んだ高集積度の半導体ＩＣ等においては、素
子や電極配線等のパターンの横方向の縮小のみに限らず
、配線の多層化も行われるようになって来ている。

配線が多層化される半導体装置においては、下層の平坦
化を図って、上層パターンの形成精度や上層配線のカバ
レッジを良くすることが、その歩留りや信頼性を高める
上に極めて重要なことである。この下層の平坦化を容易
に図り得る手段として近時多く用いられている方法に、
ＳＯＧ層塗布の方法があるが、この方法には配線の層間
接続部にコンタクト不良が発生し易いという問題があり
、改善が望まれている。

〔従来の技術〕

ＳＯＧを用いて下層の平坦化が図られる従来の半導体装
置は、ＭＯＳＦＥＴの例について、以下に第６図（ａ）
〜（粉の工程断面図を参照して説明する方法により形成
されていた。

第６図（ａ）参照 即ち、例えばｐ型シリコン（Ｓｔ）基板５１上に、先ず
通常の選択酸化（ＬＯＣＯＳ法）により素子形７ｉ！領
域５２の周囲を画定する素子間分離用のフィールド酸化
膜５３を形成する。（チャネルストッパ省略）第６図（
ｂ）参照 次いで、通常のＭＯＳプロセスに従って、素子形ｔ２頷
域５２上にゲート酸化膜５４を形成し、ポリＳｔ層の形
成、ポリＳｉ層への不純物の導入、パターニングを行っ
てゲート酸化膜５４上に例えばｎ＋型のポリＳｔゲート
電極５５を形戊し、このゲート電極５５をマスクにしイ
オン注入を行ってｎ＋型のソース領域５６及びドレイン
領域５７を形成する。

？６図（Ｃ）参照 次いで表出するゲート酸化膜５４を除去した後、Ｓｉ表
出面上に不純物ブロック用酸化膜５日を形成した、次い
でこの基板上に燐珪酸ガラス（ＰＳＧ）等からなる下層
絶縁膜５９を形成し、上記下層絶縁膜５９及び不純物ブ
ロック用酸化膜５８を貫通するソース及びドレイン領域
に対するコンタクト窓６０を形成した後、この基板上に
下層の配線材料である例えばアルミニウム（Ａｆｆｉ）
層を形成し、通常のフォトリソグラフィによりパターニ
ングを行って、Ａｌからなるソース配線６１とドレイン
配線６２及び図示されない他の拡散領域に接続しソース
領域５６上部の下層絶縁膜５９上に延在する第１の第１
層Ａｌ配線６３、フィールド酸化膜５３上部の下層絶縁
膜５９上に延在する第２の第１１１Ａｆ配線６４等を形
成する。

第６図（ｄ）参照 次いで上記下層（第１層）のＡＮ配線６１、６２、６３
、６４等の形成面上に層間絶縁膜の一部である薄い化学
気相或長（ＣＶＤ）ＳｉＯ■膜６５を形成した後、上？
の配線を形成する層間絶縁膜の上面を平坦化するために
、上記薄いＣＶＤ−ＳｉＯ■膜６５を堆積した基板上に
ＳＯＧ層６６をスピンコートし、４００〜４５０″Ｃ程
度の温度でこのＳＯＧ層６６を乾燥固化する。

第６図（ｅ）参照 次いで上記ＳＯＧ層６６の塗布面を例えば三弗化メタン
（ＣＦＩＦ＋）ガスによるプラズマエッチング手段によ
り全面エッチングし、フィールド酸化膜５３の上部等に
形成されて高い位置にあるＡ２配線６４、６５等の上部
のＳＯＧ層６６を除去し、低部を埋め、平坦化に寄与す
るＳＯＧ層６６のみ残留させる。

第６図（ｆ）参照 次いで上記基板上にＣｖＤ法により層間絶縁膜の残部と
してＰＳＧ膜６７を形成し、次いで通常のフォトリソグ
ラフィにより上記ＰＳＧ膜６７に、低部にあるＡＮ配線
例えば第１の第１層Ａ２配線６３を表出する眉間コンタ
クト窓６８を形成する。ここで低部にあるＡｌ配線６３
の上部には、このＡＮ配線６３に直に被着する層間絶縁
膜の一部の薄いＣＶＤ−Ｓｉｎ２膜６５と層間絶縁膜の
残部であるＰＳＧ膜６７との間に、上層の配線形成面の
平坦化を図るためのＳＯＧ層６６が介在するので、上記
層間コンタクト窓６８の側面にはこのＳＯＧ層６６の端
面が表出する。

第６図（濁参照 次いで上記基板上にスパッタ法等によりＡｆｆｉ層を形
成し、次いで通常のフォトリソグラフィによるバターニ
ングを行って、前記層間コンタクト窓６８を介し下層の
第１の第１層Ａ１配線６３から前記ＰＳＧ膜６７上に導
出された上層のＡｌ配線６９を形成し、以後図示しない
被覆絶縁膜の形成等がなされて半導体装置が完戒する。

（発明が解決しようとする課題） しかし上記従来の方法においては、フィールド酸化膜５
３の上面より低い素子形成領域、例えばソース領域５６
の上部に配設される例えば第１の第１層ＡＩ！．配線６
３上の層間絶縁膜に形成される層間コンタクト窓６８の
側面には、第４図（ｆ）により説明したように、上層配
線形成面平坦化用に塗布されたＳＯＧ層６６の端面が表
出する。

そのため、この眉間コンタクト窓６８の内面を含む層間
絶縁膜即ちＰＳＧ膜６７上にスパッタ法により上層の配
線材料層例えば前記Ａｉ層を被着する際、スパッタ時の
１０”’Ｔｏｒｒ程度の真空中において、眉間コンタク
ト窓６８の側面に表出するＳＯＧ層６６の端面からＳＯ
Ｇ中に含まれる水分や有機物のガスが放出され、これら
の水分や有機物を取り込んで粗粒化したＡ１粒子６９Ｇ
が、コンタクト窓６８内に表出する下層のＡｌ配線６３
上に堆積されるので、このＡ１スパッタ膜のパターニン
グにより形成される上Ｎ（第２層）の／ｌ配線６９と、
前記のように素子形＄．領域等の低位置に配設される下
層（第１層）のＡ２配線６３とのコンタクト抵抗が著し
く高くなるという問題があった。

また上記問題は、第７図に模式断面を示すように、例え
ば平行するゲート電極５５＾と５５Ｂ上に跨がり下層絶
縁膜５９を介して形成される第１層のＡＮ配線６３に、
ゲート電極５５Ａ　、５５Ｂ間の低部において上層のＡ
Ｎ配線６９を接続する際にも、第１層の／ｌ配線６３の
低部上に溜まってコンタクト窓６８内に表出するＳＯＧ
層６６からの脱ガスによって、前記同様に発生する。（
図中、５１はＳｔ基板、６５はＣＶＤ−Ｓｔｏｗ膜、６
７はＰＳＧ膜、６９Ｇは粗粒化した　Ａｌ粒子） そこで本発明は、ＳＯＧ層の塗布によって下層の平坦化
が図られる多層配線の形成工程において、ＳＯＧ層から
の脱ガスによって、配線の層間接続部のコンタクト抵抗
が増大するのを防止して半導体装置の特性及び信頼性を
向上することを目的とする。

〔課題を解決するための手段］ 上記課題は、第１の配線層上の凹凸をスピンオングラス
層を塗布することにより平坦化した後、層間絶縁膜を介
して第２の配線層を形成する半導体装置の製造方法にお
いて、該スピンオングラス層を塗布する前に、該第１の
配線層上のコンタクトホール形成予定領域を、凸形状層
を用いて予め周囲よりも高く形成し、該コンタクトホー
ル形成予定領域にスピンオングラス層が塗布され難くす
る工程を含む本発明による半導体装置の製造方法によっ
て解決される。

［作　用〕 即ち本発明は、第１（下層）の配線層上の第２（上層）
の配線層とのコンタクトホール形成予定領域を、ＳｏＧ
層の塗布を行う前に予め周囲よりも高く（或いは周囲の
最高位と同等な高さに）形成しておき、第１の配線層上
及び第ｌの配線層が形成された面上を平坦化するために
塗布するＳＯＧ層が前記コンタクトホール形成予定領域
に塗布され難くする。

これによって、上記平坦化された面の平坦性を劣化させ
ずに前記コンタクトホール形成予定領域のＳＯＧ層を完
全に除去することが可能になるので、ＳＯＧ塗布面上に
層間絶縁膜を形成し、前記コンタクトホール形成予定領
域にコンタクトホールを形成した際、このコンタクトホ
ールの側面にＳＯＧ層の側壁が表出することがなくなる
。そのために、このコンタクトホール内に埋込まれる第
２の配線層が、コンタクトホール内においてＳＯＧ層の
側壁面に接することがな＜ＳＯＣからの脱ガスにより粗
粒化されることがないので、第１の配線層と第２の配線
層との低コンタクト抵抗を有する良好な眉間接続が得ら
れる。

〔実施例〕 以下本発明を、図示実施例により具体的に説明する。

第ｌ図（ａ）〜（ｇ）は本発明の第１の実施例の工程断
面図、第２図（ａ）〜（ｆ）は本発明の第２の実施例の
工程断面図、第３図は上記第２の実施例により製造され
た半導体装置の模式平面図、第４図（ａ）〜（ｈ）は本
発明の第３の実施例の工程断面図、第５図は第３の実施
例により製造された半導体装置の模式断面図である。

全図を通じ同一対象物は同一符合で示す。

第１図（ａ）参照 本発明の第１の実施Ｂ様の方法を用いて多層配線構造の
例えばＭＯＳ型半導体装置を製造する第１の実施例にお
いては、例えばＰ型Ｓｔ基Ｖｉ１上に、図示しない耐酸
化膜をマスクにしＬＯＧＯＳと呼ばれる選択酸化法によ
り素子形成領域２を画定する厚さ６０００〜ｓｏｏｏ人
（高さｈ．＝３０００〜４０００人）程度のフィールド
酸化膜３を形成すると同時に、素子形成領域２内の、後
に上部に配線層の眉間接続がなされるコンタクトホール
形成予定領域＾，に、フィールド酸化膜３と等しい厚さ
（高さ＝ｈ＋）を有する島状酸化膜パターン３Ｓを形成
する。（チャネルストッパの記載は省略する） 第１図（ｂ）参照 次いで通常のＭＯＳプロセスに従って、素子形成領域２
に表出するＳｉ基板１面に厚さ２００入程度のゲート酸
化膜４を形成し、この基板上にＣｖＤ法により厚さ４０
００人程度のポリＳｉＮを形成し、このポリＳｉ層に不
純物を導入して例えばｎ゛型の導電性を付与した後、通
常のフォトリソグラフィによりパターニングを行ってボ
リＳｉゲート電極５を形成し、次いで前記フィールド酸
化ｆｆ！３、島状酸化膜パターン３Ｓ及び上記ゲート電
極５をマスクにして素子形成領域２面に例えば砒素（　
Ａｓ”　）を高濃度にイオン注入してｎ゛型のソース領
域６ａ、６ｂ及びドレイン領域７を形戊する。なお島状
酸化膜パターン３Ｓの両側に図示されているソース領域
６ａと６ｂは紙面の前後方向で連続している。

第１図（Ｃ）参照 次いで表出するゲート酸化膜４を除去した後、熱酸化に
よりＳｔ表出面に不純物ブロック用酸化膜８を形成し、
次いでこの基板上にＣＶＤ　．法によりＰＳＧ等からな
る厚さ５０００〜６０００人程度の下層！！！縁膜９を
形成し、次いで通常のフォトリソグラフィによりソース
用のコンタクトホール（ＳＣ）１０ｓ及びドレイン用の
コンタクトホール（ＤＣ）　１００を形成し、次いでこ
の基板上にスバッタ法等により厚さ６０００〜８０００
入程度の純／ｌ若しくは／ｌ−１％Ｓｉ合金等からなる
Ａ２配線層を形成し、通常のフォトリソグラフィにより
バターニングを行って、前記コンタクト窓においてソー
ス領域６ｂに接続するＡｌソース配線１１、ドレイン領
域７に接続しフィールド酸化膜３の上部に延在するＡ２
ドレイン配線？２、図示されない拡散領域に接続し素子
形成領域２の例えばソース領域６ａ上に延在し、且つ上
層配線との接続端部が島状酸化膜パターン３Ｓ上に延在
する第ｌの第１Ｎ／ｌ配線１３及び図示されない領域か
らフィールド酸化膜３上に延在する第２の第１層Ａｆｆ
配線１４等を形成する。

第１図（ｄ）参照 次いで上記配線形成面上に層間絶縁膜の一部である厚さ
１０００　〜２０００人程度（７）ＣＶＤ−ＳｉＯ２膜
１５を形成し、次いでこの基板上に例えば毎分ｔｏｏｏ
回転程度のスピンコート法によりＳＯＧを塗布し、４０
０〜５００　’Ｃ程度で乾燥固化する。ｌ６は塗布され
たＳＯＧＮを示す。

第１図（ｅ）参照 次いで三弗化メタン（Ｃ｝ｌＦ３）等によるドライエッ
チング手段により、上記ＳＯＧＪｉ！１６を、フィール
ド酸化膜３上にあるＡ２ドレイン配ｍｌ２、第２の第１
層Ａｌ配線１４及び島状酸化膜パターン３Ｓ上にある第
１の第１層／ｌ配線１３等の高い位置ある第１層配線上
のＣＶＤ−ＳｉＯ■膜１５が表出されるまで全面エッチ
ングを行う。この全面エッチングで基板表面はほぼ平坦
化される。

第１図（ｆ）参照 次いで上記平坦化された基板上に層間絶縁膜の残部であ
る厚さ６０００〜８０００人程度のＰＳＧ膜１７をＣＶ
Ｄ法で形成した後、上記ｐｓｃ膜１７の、下部に島状酸
化膜パターン３Ｓが配設されている配線層間のコンタク
トホール形成予定領域Ａ，に、この　ＰＳＧ膜１７とそ
の下部のＣＶＤ一法Ｓｉｎｇ膜ｌ５を貫通し第１の第１
層Ａｌ配線１３を表出するコンタクトホール１８を形成
する。なお前工程における全面エッチングにより島状酸
化膜パターン３Ｓの上部の第１の第１１ｉ／ｌ配線１３
上ノＣｖＤ一法Ｓｉｎ２膜１５上ニご＜薄＜塗布されて
いたＳＯＧ層１６は完全に除去されているので、上記配
線層間コンタクトホール１８の側面にＳＯＧ層１６の側
壁が表出することはない。

第１図（濁参照 次いで上記コンタクトホール１８の内部を含むＰＳＧ膜
ｌ７上にスパッタ法等により純Ａ１若しくはＡｆ−１％
Ｓｉ合金等からなる厚さ１μｍ程度のＡｆ配線層を形成
し、通常のフォトリソグラフィ手段によりバターニング
を行って、前記コンタクトホール１８において第１の第
１層Ａｌ配線１３に接しＰＳＧ膜１７上に延在する第２
層Ａ１配線１９を形成する。なおここで、前記のように
コンタクトホール１８の側面にはＳＯＧ層ｌ６が表出せ
ずコンタクトホールｌ８側面からの水分や有機物ガスの
放出がないので、コンタクト窓１８内に堆積される第２
ｍＡＮ配線１９は粗粒化されない均質な層となり、第ｌ
層Ａｌ配線１３と第２ＮＡｌ配線１９との間のコンタク
ト抵抗は十分に低い安定した値となる。

以後、被覆絶縁膜の形成等がなされて、本発明によるＭ
ＯＳ型半導体装置は完成する。

次ぎにＳＯＧ層を塗布する前に配線層上のコンタクトホ
ール形成予定領域に凸形状絶縁膜パターンを形成してこ
の領域にＳＯＧ層が塗布され難くする本発明の第２の実
施態様の方法を、第２の実施例について、第２図（ａ）
〜（ｆ）に示す工程断面図及び第３図に示す半導体装置
の模式平面図を参照して説明する。

？２図（ａ）参照 第２の実施例においては、例えばＳｔからなる半導体基
板２１上にゲート酸化膜２２を介してポリＳｉ等からな
り平行に延在するゲート電極２３Ａ　、２３Ｂを形戊し
、これらゲート電極２３Ａ　、２３Ｂをマスクにしてイ
オン注入によりソース、ドレイン領域（図示せず）を形
成し、次いでこの基板の全面上に下層絶縁膜２４を形成
し、その上に前記ゲート電極２３Ａ　、２３Ｂの上部に
跨がって延在する第１層配線用のＡ４２層１２５をスパ
ッタ法等により形成する。

この時、，１１層１２５の表面は、下地の形状に応じゲ
ート電極２３Ａ　、２３Ｂの間隔部上において凹部形状
を呈している。

第２図（ｂ）参照 次いでこのＡｆｆｉ層１２５上ニＣＶＤ−ＳｉＯｚ膜を
形成し、更にその上にレジストを塗布した後、フォトリ
ソグラフィ技術を用いてレジストのバターニングを行い
、このバターニングされたレジスト２６をマスクにして
前記ＣＶＤ−ＳｉＯ■膜のパターニングを行い、上層の
１４２配線層とを接続するコンタクトホール形成予定領
域のみに凸形状のＣＶＤ−Ｓｉ０４膜パターン２７を形
成し、この領域を座蒲団形状のパターンに覆うようにす
る。

第２図（Ｃ）参照 次いで、全面にレジスト２８を塗布した後、フォトリソ
グラフィ技術を用いてレジスト２８のバターニングを行
い、このバターニングされたレジスト２８をマスクにし
てＡｌ層１２５のパターニングを行いＡ１からなる第１
層配線２５を形成する。

第２図（ｄ）参照 次いでレジスト２８を除去した後、基板の全面にＣＶＤ
−ＳｉＯｚ膜２９を堆積させる。このＣＶＤ−Ｓｉ０２
膜２９は第１層配線２５の表面にできる／ｌ突起を押さ
える働きをする。

そして次ぎに、全面にＳＯＧ層３０を塗布し、表面の凹
部を埋めて、平坦化を行う。この時、上層の，＋１配線
層との，１１−／ｌコンタクトホール形戊予定領域には
ＣＶＤ−Ｓｉｎ２膜パターン２７が形成されその領域が
高くなっているため、ＳＯＧ層３０を塗布する際にこの
領域のＣＶＤ−ＳｉＯｚ膜パターン２７上に？殆どＳＯ
Ｇ層３０が形成されない。

その後、アニール処理を行ってＳＯＧ１ｉ３０の溶媒を
蒸発させ固化させる。そして全面をスライスエッチング
し、ＣＶＤ−Ｓｉｎ．膜パターン２７上にその表面形状
に起因して僅かに残留しているかもしれないＳＯＧ層３
０を念のため除去する。

第２図（ｅ）参照 次いで、全面にＰＳＧ層３１を堆積させ、次いで全面に
レジスト３２を塗布した後、バターニングを行い、その
パターニングされたレジスト３２をマスクにしてＰＳＧ
層３１及びその下部のＣＶＤ−ＳｉＯ■膜２９にコンタ
クトホール３３の開口を行う。前述したようにＡｌ−Ａ
ｌコンタクトホール３３の開口領域にはＳＯＧ層が存在
しないため、開口したコンタクトホール３３の側面にＳ
ＯＧ層３０の側壁が露出することはない。

第２図（ｆ）参照 次いで全面に，１１層を形成した後、パターニングを行
い、前記コンタクトホール３３において前記第１層／ｌ
配線２５に接続する第２層Ａｆｆ配線３４を形成する。

なお前記のようにコンタクトホール３３の側面にＳＯＧ
層３０の側壁が露出することはないので、第２ＮＡ１配
線３４がＳＯＧＦ！３０に接することがなく、Ａｌ粒子
の粗大化によるコンタクト抵抗の増大は生じない。

第３図は上記第２の実施例により製造した半導体装置の
平面形状を模式的に示したもので、図中の各符号は第２
図と同一対称物を示している。

次ぎに、本発明の第３の実施態様に係り、凸形状層を抵
抗層や配線層に用いられるポリＳｉ層を同時に用いて形
成する方法を、第３の実施例について、第４図（ａ）〜
（網の工程断面図及び第５図に示す半導体装置の模式平
面図を参照して説明する。

半導体装置の高集積化に伴い、例えばボ’ＪＳｉ層は、
ＭＯＳトランジスタのゲート電極として用いられるばか
りでなく、第２層目のポリＳｉ層が抵抗層や配線層とし
て用いられることが少なくない。

本実施例は、このようにポリＳｉ層が多層に形成される
半導体装置の場合に特に有効に適用される。

第４図（ａ）参照 まず、半導体基板２１上に、ゲート酸化膜２２を介して
、例えばポリＳｔ層からなるゲート電極２３Ａ及び２３
Ｂを形成し、更に半導体基板２１表面にソース及びドレ
イン領域（図示せず）を形成する。そして全面に下層絶
縁膜２４を堆積させる。

第４図（ｂ）参照 次いで、下層絶縁膜２４上に第２層目のポリＳｉ層を堆
積させ、レジスト３５を用いてバターニングを行い、抵
抗層や配線層として用いられるポリＳｉ層３６を形成す
ると同時に、ゲート電極２３Ａ　、２３Ｂ間の凹部上の
ＡＩ．−Ａ１コンタクトホール形戊予定領域にも、上記
凹部に跨りこの領域を覆う座蒲団形状のポリＳｉパター
ン３７を形成する。ここに本実施例の特徴がある。

なお、このポリＳｉパターン３７の形成は総てのＡｌ−
Ａｌコンタクトホール形成予定領域に行う必要はなく、
下層のＡｆ層の表面が凹部になるＡＩ．−Ａｌコンタク
トホール形成予定領域だけでも良いのは、前記実施例と
同じであるが、何れにしろ、抵抗層や配線層としてのポ
リＳｉ層パターン３６と同時に形成されるため、工程数
を増すことなく行うことができる。

第４図（Ｃ）参照 次いで上記基板の全面上に層間絶縁膜３８を堆積し、次
いで層間絶縁膜３８上に第１ＯＡｌ層１２５を形成する
。

第４図（ｄ）参照 次いで前記実施例同様レジストをマスクにして第１（７
）Ａｊ２１をパターニングして第ｌ層Ａｌ配線２５を形
成した後、前記実施例同様に基板の全面上ニＣＶＤ−Ｓ
ｉＯｚ膜２９を形成する。

第４図（ｅ）参照 次いで、ＳＯＧ層３０を全面に塗布し、表面の平坦化を
図る。ここで前記Ａｌ−Ａｌコンタクトホール形成予定
領域にはポリＳｉ層パターン３７が形成されてこの領域
の高さが高くなっているため、このポリＳｔ層パターン
３７上方のＣｖローＳｔ０２膜２９上には殆どＳＯＧ層
３０が形成されないのは、前記実施例と全く同様である
。

次いで、アニール処理を行って、ＳＯＧ層３０を固化せ
しめた後、前記実施例同様全面をスライスエッチングし
て上記ＡＮ−Ａｌコンタクトホール形成予定領域に僅か
に残留しているかもしれないＳＯＧ層３０を念のために
除去する。

第４図（ｆ）参照 次いで、前記実施例同様上記基板上に層間絶縁膜３１を
形成する。

第４図（ｇ）参照 次いで、前記実施例同様レジスト３２をマスクにしてＡ
Ｉ２−Ａｆコンタクトホール形成予定領域に第１層Ａ１
配！，９１２　５を表出するコンタクトホール３３を開
口する。この際、前述のようにＡｌ−Ａｌコンタクトホ
ール形成予定領域にはＳＯＧ層３０が存在しないため、
開口したコンタクトホール３３側面にＳＯＧ層３０の側
壁が露出することはない。

第４図（ｈ）参照 次いで、レジスト３２を除去した後、前記実施例同様層
間絶縁膜３１上に、コンタクトホール３３において第１
層配綿２５に接続する第２層１４２配線３４を形戊する
。なおこの際、前記のようにコンタクトホール３３の側
面にＳＯＧ層３０の側壁が露出しないのでコンタクトホ
ール３３内に埋込まれる第２層ＡＮ配線３４がＳＯＧ層
３０に接することがない。

従ってコンタクトホール３３内のＡ２粒子の粗大化によ
るコンタクト抵抗の増大は生じない。

第５図は上記工程を完了した半導体装置の平面図で、図
中の各符号は第４図と同一対称物を示している。

上記第１、第２、第３の実施例に示すように本発明の方
法においては、ｓｏｃ１Ｈによる平坦化工程を含む多層
配線の形成において、第１層Ａ１配線１３、２５等上の
Ａｆ−，＋１コンタクトホール形戊予定領域に、予めフ
ィールド酸化膜と同時に形成される島状酸化膜パターン
、第１層／ｌ配線２５上に形成するＣＶＤ−Ｓｉｎｇ膜
パターン２７、或いは抵抗層、配線層等と同時に形成さ
れるボリＳｉパターン３７等の凸形状パターンを形成し
てお《ことによってこの領域の高さを周囲よりも高＜シ
′、ＳＯＧ層を塗布して平坦化を行う際にこの領域には
殆どＳＯＧ？が形成されないようにすることができる。

そして何等かの原因で例えこの領域に僅かのＳＯＧ層が
形成されたとしても、軽い全面エッチングによってその
ＳＯＧ層を容易に完全に除去することができる。

そのため、コンタクトホール内において、上層のＡｌ配
線がＳＯＧ層に接触することがなくなり、ＳＯＧ層から
の脱ガスによってコンタクトホール内の上層Ａｌ配線が
粗粒化して、下層Ａ／２配線とのコンタクト不良や、断
線を発生することがなくなり、これらに起因する半導体
装置の特性や信頼性の低下が防止される。

なお上記実施例においては、，１１−Ａｎコンタクトホ
ール形成予定領域に設ける凸形状の層に、フィールド酸
化膜と同時に形成した島状酸化膜パターン、ＣＶＤ−Ｓ
ｉｎ２膜パターン、ボリＳｉパターンを用いたが、これ
らに限定されず、例えばＣＶＤ−Ｓｉｎ２膜パターンの
代わりにスパッタＳｉＯ■膜パターン、ＳｉＮ膜パター
ン、ＳｉＯＮ′ｆｉ！パターン等を、またポリＳｔパタ
ーンの代わりにポリＳｉ層上にＷＳｉｚ　（タングステ
ンシリサイド）、ＭｏＳｉｚ（モリブデンシリサイド）
　，　ＴｉＳｉｚ　　（チタンシリサイド）等が積層さ
れたポリサイドを用いてもよ《、その形状が凸形状をな
すものであればよい。

また、上記実施例においては、配線材料に純Ａｆｆｉ若
しくはＡｆｆｉ−１％Ｓｉ合金を用いたが、本発明は配
線材料にＡｆ−Ｓｔ−Ｃｕ合金、Ａ／２−Ｃｕ合金を用
いる際は勿論、Ｃｕ或いは高融点金属等を用いる際にも
有効である。

更にまた、上記実施例は、ＭＯＳ型半導体装置の場合に
ついて述べたが、本発明は上記に限らず、ＳＯＧ層を用
いて平坦化を行う多層配線構造を有するものであれば、
総ての半導体装置の製造方法に適用される。

〔発明の効果］ 以上説明のように本発明によれば、第１層配線上のコン
タクトホール形成予定領域に予め凸形状のパターンを形
成してこの領域の高さを高くし、ＳＯＧ層を塗布して第
２層配線形成面の平坦化を図る際に、上記領域にＳＯＧ
層が形成されないようにすることにより、そこに形成さ
れるコンタクトホールの側面にＳＯＧ層の側壁が表出し
ないようにし、これによってＳＯＧ層からの脱ガスによ
るコンタクト不良の発生をなくすことができる。

従って、半導体装置の特性が改善されると同時に、信頼
性が向上する。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の第１の実施例の工程断
面図、 第２図（ａ）〜（ｆ）は本発明の第２の実施例の工程断
面図、 第３図は第２の実施例により製造された半導体装置の模
式平面図、 第４図（ａ）〜（ｈ）は本発明の第３の実施例の工程断
面図、 第５図は第３の実施例により製造された半導体装置の模
式平面図、 第６図（ａ）〜（咬は従来方法の工程断面図、第７図は
従来の問題点を示す模式断面図である。 図において、 ｌ及び２１はｐ型Ｓｉ基板及び半導体基板、２は素子形
成領域、 ３はフィールド酸化膜、 ３Ｓは島状酸化膜パターン、 ４、２２はゲート酸化膜、 ５、２３Ａ　、２３Ｂはゲート電極、 ６ａ、６ｂはｎ゛型ソース領域、 ７はｎ“型ドレイン領域、 ８は不純物ブロック用酸化膜、 ９、２４は下層絶縁膜、 １０Ｓはソース用コンタクトホール（ＳＣ）、１００は
ドレイン用コンタクトホール（ＤＣ）、Ｕは／ｌソース
配線、 １２はＡｌドレイン配線、 １３は第１の第１層Ａｌ配線、 １４は第２の第１層Ａｌ配線、 ｌ５、２９はＣＶＤ−Ｓｔａｇ膜、 １６、３０はＳＯＧ層、 １７、３１はＰＳＧ層 １８、３３はコンタクトホール（配線層間の）、１９、
３４は第２層Ａｆｆｉ配線 ２５は第１層Ａｆ配線、 ２６、２８、３２、３５はレジスト、 ２７はＣＶＤ−Ｓｔ（ｈ膜パターン、 ３６はポリＳｉ層、 ３７はボリＳｉパターン、 ３８は層間絶縁膜、 １２５は第ｌ層配線用／１層、 を示す。 Ａ変８月の第１の実方已分りの工才Ｌ匣作面図男 １ １！ｌ（そｎ１冫 木発ＥＪＦ４巧ガ２の実たイクｊのＤ哩若面凹第　２　
図（千のｊ） 木発明の亮ｊの実旭例の工種４打面図 第 丁 図（，その２冫 ジさＪづこ朗Ｌ第２６つ実旭づタリの工枢セプγ面長り
第　２　図（その２ノ Ｍ２ｎ’Ｅｔｆ：．介１（：Ｊ９　（頃ｊｆ【ＬＩＬ４
４イ＊．ｉｆ’Ｎ＃，！こ十〇か圧つ第　　３　　　図 Ｘ衾ｇｌｌＩ０弔３の實オ已伶ｊの工浮【断［有］図第 ４ 図（モ の １） ７本発明の第５の実力色イ列０工肩口酊面図第 ４ 図（そ　の ５） 第５の実茨五分１ｔ二よりｉム麦レたチ導４２ド、４日
二Ｉの序莫八千面履ク第 ５ 図 本全９呂／ｌ第５の実方色例のＬ羽都灯面国第 ４ 囚（での２） 促釆７池の二才Ｌ前面図 第 ６ ［！Ｉ（〒の ；）

Claims (4)

【特許請求の範囲】
1. （１）第１の配線層上の凹凸をスピンオングラス層を塗
   布することにより平坦化した後、層間絶縁膜を介して第
   ２の配線層を形成する半導体装置の製造方法において、 該スピンオングラス層を塗布する前に、該第１の配線層
   上のコンタクトホール形成予定領域を、凸形状層を用い
   て予め周囲よりも高く形成し、該コンタクトホール形成
   予定領域にスピンオングラス層が塗布され難くする工程
   を含むことを特徴とする半導体装置の製造方法。
2. （２）前記凸形状層が、素子間を分離するフィールド絶
   縁膜と同時に形成された島状絶縁膜パターンからなるこ
   とを特徴とする請求項（１）記載の半導体装置の製造方
   法。
3. （３）前記凸形状層が前記第１の配線の上部に形成され
   る島状絶縁膜パターンからなることを特徴とする請求項
   （１）記載の半導体装置の製造方法。
4. （４）前記凸形状層が前記第１の配線の下部に絶縁膜を
   介して形成される導電体膜パターンからなることを特徴
   とする請求項（１）記載の半導体装置の製造方法。