JPH03160779A - 回路基板 - Google Patents
回路基板Info
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- JPH03160779A JPH03160779A JP29954189A JP29954189A JPH03160779A JP H03160779 A JPH03160779 A JP H03160779A JP 29954189 A JP29954189 A JP 29954189A JP 29954189 A JP29954189 A JP 29954189A JP H03160779 A JPH03160779 A JP H03160779A
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Links
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Classifications
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
-
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
-
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ｇ＠明の技術分野〕
本発明は回路基板に間するものである．［従来技術］
電子回路中に於てｔＳスイッチのｌＩＩＩｒＲや負荷の
Ｃ断等の隙にサージ電圧が発生し電子部品が破壊される
ことがある．これを防止する方法として従来はサージ電
圧が発生する箇所にバリスタ等のサージ電圧吸収用部品
を接続していた．第５図は従来の技術の一例を説明する
ための＠路ｒｉｌｉｐＸ＆板の断ｉ１ｉ 凹である．回
路配線基板上には一般の電子部品の他にこれらの部品を
サージ電圧からＩ！Ｉ！護するためにサージ電圧吸収用
部品２を実装していろ．サージ電圧の発生閏所数は使用
環境や回路の内容によって異なりサーノ電圧吸収部品の
数もこれ二二従って増減する． ［発明が解決しようとしている問題点コ同ｉ配線基板上
ζこ於いてサージ電圧の発生する関所が多くなった場合
にはサージ電圧吸収用部品を基板各所に配置させること
が必要となりその部品占有面積から回路配線基板が大型
になるという問題点があった． ［ｒＭＵを解決する手段］ 本発明は以上説明した問題点を解消するためのものであ
りサージ電圧吸収機能を有する基板を用意し、 この基
板とサージ電圧吸収用部品を除く電子部品を実装した回
ｕｌｉ＋！線基板をスルーホールで接続し，サージ電圧
吸収を可能にした．［実施例コ 本発明の一実施例について図面を用いて説明する． ＠１図は本発明の一実施例である回路基板の！１視図で
ある．図中１はサージ電圧吸収機能を有する基板，２は
回路配線基板との接続用バッド，３はグランド虜体屠を
それぞれ示す．１！！遣方法は初めに酸化ＩＮ＋！鉛を
主原料としたサージ電圧吸収材料をドクターブレード法
を用いてＩＩｉ膜し， この膜を得ようとするサージ電
圧吸収性能に応じて多数枚重ね合わせ，さらにプレス機
で押し固める．次にこの基板の表面に回路１＆ｌ！Ｍ基
板との接続用バッド２を裏面にグランド導体層３の白金
を印刷法でそれぞれ形戒する．最後にこの基板を１２５
０℃で焼き固めてサージ電圧吸収機能を有する基板を得
た．第２図は本発明の基板を利用した実施例である．図
中１から３は本発明の基板の各部を示しており、第１図
と同じ箇所には同一符号を付している．４は回路配線基
板、５は回路基板の表裏面接続用スルーホール、６は基
板間接続用４体バンド、７は下田または導ｉ４接着材、
８はサージ電圧吸収用部品以外の電子部品をそれぞれ示
す．初めに同路配線縞板上にサージ電圧吸収用部品以外
の電子部品を搭載、半田ｆすけする．１５：に本発明の
基板上に形成した）＆板間接続用パッドの上に半田ペー
ストまたは導電ｌ＃着材を印刷等でのせる．最後にリフ
ロー炉を用いて基板同士を電気的に接続した．本発明の
効果について確認するために第３図に示すピーク電圧５
０Ｖのサージ電圧波形を第４図（ａ）及び（ｂ）に示す
の回路のＡ点に印加した．（ａ）は回路中のＢ点を本発
明の基板上に形成したサージ電圧吸収用部品ｌに接続し
た回路であり、この場合本発明の基仮はＢ点を１５Ｖ以
下に保つように設計してある． （ｂ〉はＢ点を本発明
の基板に接続しない回路である． 実咳はＢ点の電圧すなわちオペアンブ２の同相入力電圧
が電源電圧を越えるとオペアンプが破壊する．そこで本
発明のサージ電圧吸収用基板を接続することによってこ
れを防ぐことを確認しようとしたものである． 実験の結果、 （ｂ）はオペアンプが破壊したのに対し
（ａ）はオペアンプの破壊を防ぎ正常に増幅器としての
役割を果たしていることを５１認した．［発明の効果］ 以上説明したように本発明によれば電子同路中のサージ
電圧吸収用部品の代わりにサージ電圧吸収機能を有する
基板を用意し、この基板と＠路配線基板上でサージ電圧
の発生する箇所を電気的に接続することによって従来サ
ージ吸収用部品が占有していた基板面１ロを削除出来る
ようになり、結果として従来の回路性能を損なうことな
く回路基板の小型化が実現出来た．
Ｃ断等の隙にサージ電圧が発生し電子部品が破壊される
ことがある．これを防止する方法として従来はサージ電
圧が発生する箇所にバリスタ等のサージ電圧吸収用部品
を接続していた．第５図は従来の技術の一例を説明する
ための＠路ｒｉｌｉｐＸ＆板の断ｉ１ｉ 凹である．回
路配線基板上には一般の電子部品の他にこれらの部品を
サージ電圧からＩ！Ｉ！護するためにサージ電圧吸収用
部品２を実装していろ．サージ電圧の発生閏所数は使用
環境や回路の内容によって異なりサーノ電圧吸収部品の
数もこれ二二従って増減する． ［発明が解決しようとしている問題点コ同ｉ配線基板上
ζこ於いてサージ電圧の発生する関所が多くなった場合
にはサージ電圧吸収用部品を基板各所に配置させること
が必要となりその部品占有面積から回路配線基板が大型
になるという問題点があった． ［ｒＭＵを解決する手段］ 本発明は以上説明した問題点を解消するためのものであ
りサージ電圧吸収機能を有する基板を用意し、 この基
板とサージ電圧吸収用部品を除く電子部品を実装した回
ｕｌｉ＋！線基板をスルーホールで接続し，サージ電圧
吸収を可能にした．［実施例コ 本発明の一実施例について図面を用いて説明する． ＠１図は本発明の一実施例である回路基板の！１視図で
ある．図中１はサージ電圧吸収機能を有する基板，２は
回路配線基板との接続用バッド，３はグランド虜体屠を
それぞれ示す．１！！遣方法は初めに酸化ＩＮ＋！鉛を
主原料としたサージ電圧吸収材料をドクターブレード法
を用いてＩＩｉ膜し， この膜を得ようとするサージ電
圧吸収性能に応じて多数枚重ね合わせ，さらにプレス機
で押し固める．次にこの基板の表面に回路１＆ｌ！Ｍ基
板との接続用バッド２を裏面にグランド導体層３の白金
を印刷法でそれぞれ形戒する．最後にこの基板を１２５
０℃で焼き固めてサージ電圧吸収機能を有する基板を得
た．第２図は本発明の基板を利用した実施例である．図
中１から３は本発明の基板の各部を示しており、第１図
と同じ箇所には同一符号を付している．４は回路配線基
板、５は回路基板の表裏面接続用スルーホール、６は基
板間接続用４体バンド、７は下田または導ｉ４接着材、
８はサージ電圧吸収用部品以外の電子部品をそれぞれ示
す．初めに同路配線縞板上にサージ電圧吸収用部品以外
の電子部品を搭載、半田ｆすけする．１５：に本発明の
基板上に形成した）＆板間接続用パッドの上に半田ペー
ストまたは導電ｌ＃着材を印刷等でのせる．最後にリフ
ロー炉を用いて基板同士を電気的に接続した．本発明の
効果について確認するために第３図に示すピーク電圧５
０Ｖのサージ電圧波形を第４図（ａ）及び（ｂ）に示す
の回路のＡ点に印加した．（ａ）は回路中のＢ点を本発
明の基板上に形成したサージ電圧吸収用部品ｌに接続し
た回路であり、この場合本発明の基仮はＢ点を１５Ｖ以
下に保つように設計してある． （ｂ〉はＢ点を本発明
の基板に接続しない回路である． 実咳はＢ点の電圧すなわちオペアンブ２の同相入力電圧
が電源電圧を越えるとオペアンプが破壊する．そこで本
発明のサージ電圧吸収用基板を接続することによってこ
れを防ぐことを確認しようとしたものである． 実験の結果、 （ｂ）はオペアンプが破壊したのに対し
（ａ）はオペアンプの破壊を防ぎ正常に増幅器としての
役割を果たしていることを５１認した．［発明の効果］ 以上説明したように本発明によれば電子同路中のサージ
電圧吸収用部品の代わりにサージ電圧吸収機能を有する
基板を用意し、この基板と＠路配線基板上でサージ電圧
の発生する箇所を電気的に接続することによって従来サ
ージ吸収用部品が占有していた基板面１ロを削除出来る
ようになり、結果として従来の回路性能を損なうことな
く回路基板の小型化が実現出来た．
第１図は本発明の一実施例である回路基板の！４視図で
ある．［！Ｉ中■よサージ電圧吸収機能を有する基板、
２は回路配線基板との接続用パッド、３はグランド導体
層をそれぞれ示す． 第２図は本発明の基板を利用した実施例を説明するため
の回ｖａ基板の断百図である．ｌ！Ｉ中１はサージ電圧
吸収機能を有する基板、２は回路配線基板との接続用パ
ッド、３はグランド導体層、４は回路配線基板、５は回
路基板の表裏面接続用スルーホール、６は基板間接続用
導体パッド，７は半田または導電接着材、８はサージ電
圧吸収用部品以外の電子部品をそれぞれ示す． 第３図は零発而の効果を確認するための実験用サーノ電
圧波形を示している． 第４図は本発明の効！ｌ！を確認するための実咳回路で
ある．図中１は本発明の基板上に形成したサージ電圧吸
収用部品、２はオペアンプをそれぞれ示す． ？，５図は従来の技術を説明するためのＩＦｌ路配線基
板の断面図である．図中１は回路基板、２はサージ電圧
吸収用部品、３はサージ電圧吸収用部品以外の電子部品
をそれぞれ示す． ｈ叶 弟 １ あ 第２口 弔５図 第３図
ある．［！Ｉ中■よサージ電圧吸収機能を有する基板、
２は回路配線基板との接続用パッド、３はグランド導体
層をそれぞれ示す． 第２図は本発明の基板を利用した実施例を説明するため
の回ｖａ基板の断百図である．ｌ！Ｉ中１はサージ電圧
吸収機能を有する基板、２は回路配線基板との接続用パ
ッド、３はグランド導体層、４は回路配線基板、５は回
路基板の表裏面接続用スルーホール、６は基板間接続用
導体パッド，７は半田または導電接着材、８はサージ電
圧吸収用部品以外の電子部品をそれぞれ示す． 第３図は零発而の効果を確認するための実験用サーノ電
圧波形を示している． 第４図は本発明の効！ｌ！を確認するための実咳回路で
ある．図中１は本発明の基板上に形成したサージ電圧吸
収用部品、２はオペアンプをそれぞれ示す． ？，５図は従来の技術を説明するためのＩＦｌ路配線基
板の断面図である．図中１は回路基板、２はサージ電圧
吸収用部品、３はサージ電圧吸収用部品以外の電子部品
をそれぞれ示す． ｈ叶 弟 １ あ 第２口 弔５図 第３図
Claims (1)
- 基板がサージ電圧吸収機能を有することを特徴とする
回路基板
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954189A JPH03160779A (ja) | 1989-11-20 | 1989-11-20 | 回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954189A JPH03160779A (ja) | 1989-11-20 | 1989-11-20 | 回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160779A true JPH03160779A (ja) | 1991-07-10 |
Family
ID=17873948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29954189A Pending JPH03160779A (ja) | 1989-11-20 | 1989-11-20 | 回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160779A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106901A1 (ja) * | 2005-04-01 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | Ｌｅｄ部品およびその製造方法 |
| WO2012046368A1 (ja) | 2010-10-05 | 2012-04-12 | Yamagishi Makoto | イヤホン |
| WO2013038581A1 (ja) | 2011-09-12 | 2013-03-21 | 音茶楽株式会社 | ツィンドライバーイヤホン |
-
1989
- 1989-11-20 JP JP29954189A patent/JPH03160779A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006106901A1 (ja) * | 2005-04-01 | 2006-10-12 | Matsushita Electric Industrial Co., Ltd. | Ｌｅｄ部品およびその製造方法 |
| WO2012046368A1 (ja) | 2010-10-05 | 2012-04-12 | Yamagishi Makoto | イヤホン |
| WO2013038581A1 (ja) | 2011-09-12 | 2013-03-21 | 音茶楽株式会社 | ツィンドライバーイヤホン |
| US8660288B2 (en) | 2011-09-12 | 2014-02-25 | Ocharaku Co. Ltd. | Twin driver earphone |
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