JPH0314234B2 - - Google Patents
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- JPH0314234B2 JPH0314234B2 JP58168695A JP16869583A JPH0314234B2 JP H0314234 B2 JPH0314234 B2 JP H0314234B2 JP 58168695 A JP58168695 A JP 58168695A JP 16869583 A JP16869583 A JP 16869583A JP H0314234 B2 JPH0314234 B2 JP H0314234B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明は半導体に関する。[Detailed description of the invention] The present invention relates to semiconductors.
アナログ回路とデジタル回路とが半導体基板上
に混在した集積回路装置において、同一電位を与
える電源線は、一般にアナログ回路、デジタル回
路それぞれ専用に設けている。この理由は、デジ
タル回路に含まれるクロツク等からのノズルによ
り、アナログ回路の特性の劣化をきたさないよう
にするためである。 In an integrated circuit device in which an analog circuit and a digital circuit are mixed on a semiconductor substrate, power supply lines that supply the same potential are generally provided exclusively for the analog circuit and the digital circuit, respectively. The reason for this is to prevent the characteristics of the analog circuit from deteriorating due to nozzles from clocks and the like included in the digital circuit.
しかしながら、特に相補型MIS（メタル・イン
シユラ・セミコンダクタ）で構成された半導体素
子において、アナログ回路とデジタル回路との電
源線が別であると、両電源線間に外部から異常電
圧が印加された時、保護回路がない事によるゲー
トシヨート、あるいはラツチアツプ等の異常電流
による内部素子の破壊が起りうる。 However, especially in semiconductor devices configured with complementary MIS (Metal Insular Semiconductor), if the analog and digital circuits have separate power lines, when an abnormal voltage is applied from the outside between the two power lines, Internal elements may be destroyed due to abnormal currents such as gate short or latch-up due to the lack of a protection circuit.
そこで、この異常電圧対策として、従来では両
電源線を多結晶シリコン抵抗あるいは拡散抵抗で
接続する構造が採られてきた。しかし、この抵抗
の値は、アナログ回路特性のためには高い方が良
いし、異常電圧対策としては低い方が良いという
相入れない要請のため、この構造は根本的解決と
はならない。 Therefore, as a countermeasure against this abnormal voltage, conventionally a structure has been adopted in which both power supply lines are connected with a polycrystalline silicon resistor or a diffused resistor. However, this structure does not provide a fundamental solution because of the conflicting demands that a higher value of this resistor is better for analog circuit characteristics and a lower value is better as a countermeasure against abnormal voltage.
本発明の目的は、電源線間が正常時には相互干
渉を起こさず、異常電圧が印加された時のみ之に
接続されて素子破壊を防止した半導体装置を提供
することにある。 An object of the present invention is to provide a semiconductor device in which power supply lines do not interfere with each other when normal, and are connected only when an abnormal voltage is applied to prevent element destruction.
本発明の構成は、半導体基板の第１、第２の領
域上にデジタル回路用、アナログ回路用として第
１、第２の電源線がそれぞれ設けられ、前記第２
の領域のトランジスタが形成され、前記第１、第
２の電源線間に前記トランジスタのソース・ドレ
インが接続され、前記トランジスタのゲートが前
記第１の電源線に接続されていることを特徴とす
る。 In the structure of the present invention, first and second power supply lines are provided on the first and second regions of the semiconductor substrate for digital circuits and analog circuits, respectively, and the second
A transistor in a region is formed, a source and a drain of the transistor are connected between the first and second power lines, and a gate of the transistor is connected to the first power line. .
次に本発明の実施例を図面を参照しながら詳細
に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.
第１図は本発明の第１の実施例の半導体装置を
示す断面図である。 FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
同図において、本半導体装置は、Ｎ型半導体基
板１を用いた相補型MIS型トランジスタを含む半
導体装置で、アナログ・グランド（Ａ−GND）
１０とデジタルグランド（Ｄ−GND）１１とを
備えている。ここで、Ａ−GND１０は、N+型拡
散層からなるソース・ドレイン３とP+型拡散層
４とを短絡している。さて、Ａ−GND１０用の
Ｐウエル２内に、フイールド酸化膜５の一部を有
するゲート電極を備えかつ閾値電圧が使用電源電
圧より大きいMIS型トランジスタが形成され、そ
のN+型ソース・ドレイン３はそれぞれＡ−GND
１０とＤ−GND１１に接続されそのゲート電極
６はＤ−GND１１に接続されている。また、Ｄ
−GND１１は、P+型拡散層４′を介してＤ−
GND用のＰウエル２′と接続されている。ここ
で、Ｐウエル２′の距離Ｌは、ラツチアツプが問
題にならない程度に長くする必要がある。 In the figure, this semiconductor device is a semiconductor device including a complementary MIS type transistor using an N-type semiconductor substrate 1, and an analog ground (A-GND)
10 and a digital ground (D-GND) 11. Here, the A-GND 10 short-circuits the source/drain 3 made of an N + type diffusion layer and the P + type diffusion layer 4. Now, in the P well 2 for A-GND 10, an MIS type transistor is formed which has a gate electrode having a part of the field oxide film 5 and whose threshold voltage is higher than the power supply voltage used, and its N + type source/drain 3 are respectively A-GND
10 and D-GND11, and its gate electrode 6 is connected to D-GND11. Also, D
-GND 11 is connected to D- through the P + type diffusion layer 4'.
Connected to P well 2' for GND. Here, the distance L of the P-well 2' needs to be long enough that latch-up does not become a problem.
第２図は第１図の等価回路である。同図におい
て、第１図に示したトランジスタが示されてお
り、等価的に示されたダイオード１３は第１図の
Ｐウエル２とＤ−GND１１に接続されるドレイ
ン３とで形成され、抵抗１４はドレイン３とP+
型拡散層４との距離ｌ（第１図）によつて決まる
Ｐウエル抵抗である。 FIG. 2 is an equivalent circuit of FIG. 1. In the same figure, the transistor shown in FIG. 1 is shown, and the diode 13 shown equivalently is formed by the P well 2 of FIG. 1 and the drain 3 connected to the D-GND 11, and the resistor 14 is drain 3 and P +
This is the P-well resistance determined by the distance l (FIG. 1) from the type diffusion layer 4.
今、Ａ−GND１０に対してＤ−GND１１に使
用電源電圧より大きい正の異常電圧が印加された
場合を考えると、MIS型トランジスタ１２がオン
し、Ｄ−GND１１とＡ−GND１０とが互いに接
続されるために、ラツチアツプ等により内部素子
が破壊されることはない。 Now, if we consider the case where an abnormal positive voltage greater than the power supply voltage used is applied to D-GND 11 with respect to A-GND 10, MIS type transistor 12 is turned on and D-GND 11 and A-GND 10 are connected to each other. Therefore, internal elements will not be destroyed by latch-up or the like.
次に、Ｄ−GND１１に対して、Ａ−GND１０
に0.5V程度以上の正電圧が印加された場合は、
ダイオード１３がオンし、Ａ−GND１０とＤ−
GND１１とが抵抗１４を介して接続されるため
に、内部素子の破壊が避けられる。 Next, for D-GND11, A-GND10
If a positive voltage of approximately 0.5V or more is applied to
Diode 13 turns on and A-GND10 and D-
Since it is connected to GND 11 via the resistor 14, destruction of internal elements can be avoided.
また、第２図のMIS型トランジスタ１２が２つ
以上存在しても同様の効果がある。 Moreover, the same effect can be obtained even if two or more MIS type transistors 12 shown in FIG. 2 are present.
第３図は本発明の第２の実施例の半導体装置を
示す断面図である。 FIG. 3 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
第３図において、本半導体装置には、Ａ−
GND１０用Ｐウエル２内に、絶縁酸化膜５の一
部を有するゲート電極６を備えかつ閾値電圧が使
用電源電圧より大きい第１のMIS型トランジスタ
が形成され、そのN+型ソース・ドレイン３はそ
れぞれＡ−GND１０とＤ−GND１１とに接続さ
れ、そのゲート電極６はＤ−GND１１に接続さ
れている。また、Ｄ−GND１１用のＰウエル
２′内に、フイールド酸化膜の一部５を有するゲ
ート電極６を備え閾値電圧が、使用電源電圧より
大きい第２のMIS型トランジスタが形成され、そ
のN+型ソース・ドレイン３′は、それぞれＤ−
GND１１とＡ−GND１０とに接続され、そのゲ
ート電極６′はＡ−GND１０に接続されている。
ここで、Ｐウエル２とＰウエル２′との距離Ｌは、
ラツチアツプが問題にならない程度に長くする必
要がある。 In FIG. 3, this semiconductor device includes A-
A first MIS type transistor is formed in the P well 2 for GND 10, and has a gate electrode 6 having a part of the insulating oxide film 5, and has a threshold voltage higher than the power supply voltage used, and its N + type source/drain 3 is They are connected to A-GND10 and D-GND11, respectively, and their gate electrodes 6 are connected to D-GND11. Further, in the P well 2' for the D-GND 11, a second MIS type transistor is formed, which has a gate electrode 6 having a part 5 of the field oxide film and whose threshold voltage is higher than the power supply voltage used . The type source and drain 3' are each D-
It is connected to GND11 and A-GND10, and its gate electrode 6' is connected to A-GND10.
Here, the distance L between P well 2 and P well 2' is:
It needs to be long enough that latch up is not a problem.
第４図は第３図の等価回路である。第４図にお
いて、前述した第３図の第１、第２のトランジス
タが示されており、Ａ−GND１０に対してＤ−
GND１１に使用電源電圧より大きい正の異常電
圧が印加された場合は、MIS型トランジスタ１２
がオンし、Ｄ−GND１１に対してＡ−GND１０
に使用電源電圧より大きい正の異常電圧が印加さ
れた場合は、MIS型トランジスタ１２′がオンす
ることにより、内部素子の破壊が避けられる。ま
た、第４図の２つのMIS型トランジスタ１２，１
２′が３つ以上存在しても同様の効果が得られる。
前述した第１、第２の実施例のいずれも、少なく
とも次の場合、即ちＡ−GND１０に対してＤ−
GND１１に使用電源電圧より大きい正の異常電
圧が印加された場合、有効に作用する。 FIG. 4 is an equivalent circuit of FIG. 3. In FIG. 4, the first and second transistors of FIG. 3 described above are shown, and D-
If an abnormal positive voltage greater than the power supply voltage used is applied to GND11, MIS type transistor 12
is turned on, and A-GND10 is connected to D-GND11.
If an abnormal positive voltage higher than the power supply voltage used is applied to the MIS transistor 12', the MIS transistor 12' is turned on, thereby avoiding destruction of internal elements. In addition, the two MIS type transistors 12, 1 in FIG.
A similar effect can be obtained even if there are three or more 2's.
In both the first and second embodiments described above, at least in the following case, that is, when D-GND10
It works effectively when an abnormal positive voltage greater than the power supply voltage used is applied to GND11.
尚第３図において、Ｄ−GND１１はN+型拡散
層からなるソース・ドレイン３′とP+型拡散層
４′とを短絡し、Ａ−GND１０はN+型拡散層３
とP+型拡散層４とを短絡している。 In FIG. 3, the D-GND 11 short-circuits the source/drain 3' consisting of the N + type diffusion layer and the P + type diffusion layer 4', and the A-GND 10 short-circuits the N + type diffusion layer 3'.
and the P + type diffusion layer 4 are short-circuited.
以上のように、本発明によれば、アナログ回路
特性を犠性にすることなく、異常電圧対策が計ら
れる等の効果が得られる。 As described above, according to the present invention, effects such as measures against abnormal voltage can be obtained without sacrificing analog circuit characteristics.
第１図、第２図は本発明の第１の実施例の半導
体装置を示すそれぞれ断面図、等価回路図、第３
図、第４図は本発明の第２の実施例の半導体装置
を示すそれぞれ断面図、等価回路図である。
尚図において、１……Ｎ型半導体基板、２，
２′……Ｐウエル、３，３′……N+型拡散層から
なるソース・ドレイン、４，４′……P+型拡散
層、５……フイールド酸化膜、６，６′……ゲー
ト電極、１０……アナログ・グランド（Ａ−
GND）、１１……デジタル・グランド（Ｄ−
GND）、１２，１２′……MIS型トランジスタ、
１３……ダイオード、１４……Ｐウエル抵抗。
1 and 2 are a sectional view, an equivalent circuit diagram, and a third sectional view, respectively, showing a semiconductor device according to a first embodiment of the present invention.
4 are a sectional view and an equivalent circuit diagram, respectively, showing a semiconductor device according to a second embodiment of the present invention. In the figure, 1...N-type semiconductor substrate, 2,
2'... P well, 3, 3'... Source/drain consisting of N + type diffusion layer, 4, 4'... P + type diffusion layer, 5... Field oxide film, 6, 6'... Gate Electrode, 10...Analog ground (A-
GND), 11...Digital ground (D-
GND), 12, 12'...MIS type transistor,
13...Diode, 14...P well resistor.
Claims (1)
回路用、アナログ回路用として第１、第２の電源
線がそれぞれ設けられ、前記第２の領域にトラン
ジスタが形成され、前記第１、第２の電源線間に
前記トランジスタのソース・ドレインが接続さ
れ、前記トランジスタのゲートが前記第１の電源
線に接続されていることを特徴とする半導体装
置。1. First and second power supply lines are provided on the first and second regions of the semiconductor substrate for digital circuits and analog circuits, respectively, a transistor is formed in the second region, and the first and second power supply lines are provided on the first and second regions of the semiconductor substrate. A semiconductor device characterized in that a source and a drain of the transistor are connected between two power supply lines, and a gate of the transistor is connected to the first power supply line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168695A JPS6059770A (en) | 1983-09-13 | 1983-09-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168695A JPS6059770A (en) | 1983-09-13 | 1983-09-13 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059770A JPS6059770A (en) | 1985-04-06 |
| JPH0314234B2 true JPH0314234B2 (en) | 1991-02-26 |
Family
ID=15872745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168695A Granted JPS6059770A (en) | 1983-09-13 | 1983-09-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059770A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9215654D0 (en) * | 1992-07-23 | 1992-09-09 | Philips Electronics Uk Ltd | A semiconductor component |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155953A (en) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | Latch up preventing circuit |
| JPS59231850A (en) * | 1983-06-14 | 1984-12-26 | Mitsubishi Electric Corp | Complementary mos semiconductor integrated circuit device |
-
1983
- 1983-09-13 JP JP58168695A patent/JPS6059770A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155953A (en) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | Latch up preventing circuit |
| JPS59231850A (en) * | 1983-06-14 | 1984-12-26 | Mitsubishi Electric Corp | Complementary mos semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059770A (en) | 1985-04-06 |
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