JPH03116487A - メモリー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は書き込みと読み出しとが同時にできる２ボー）
ＲＡＭメモリー回路に関する。

［従来の技術］ 従来、この種のメモリー回路は、読み出しアドレスが多
数ビット同時にアクセスされた場合（以下、マルチアド
レスと呼ぶ）、読み出しデータが出力される読み出しビ
ット線を介してマルチアドレスされた記憶素子との間で
ワイヤードオアをとる形式となっていた。

従来例を第３図を用いて説明する。通常はトランジスタ
２．　３．　．４のうち１つだけ導通状態となる。例え
ば、記憶素子５がアクセスされたとすると、トランジス
タ２が導通状態となり、書き込みデータが書き込みビッ
ト線ｌからトランジスタ２を介して記憶素子６に書き込
まれる。二〇誉き込みと同時に、トランジスタ１４．１
５．１６のうち１つだけが導通状態となる０例えば、記
憶素子６がアクセスされたとすると、トランジスタ１５
が導通状態となり、読み出しデータは記憶素子６からト
ランジスタ１５を介して読み出しビット線１７へ読み出
される。

以上の動作により書き込みおよび読み出しが同時に実行
されるのを２ボ一トＲＡＭと称している。

ここでトランジスタ１４，１５，１６のゲート人力とな
る読み出しアドレス発生回路（図示せず）の構成によっ
ては読み出しアドレスとして記憶素子５．　６．　７の
２つ以上アクセス（マルチアドレス）する場合がある。

この場合、トランジスタ１４．１５，１６の内の２つ以
上が導通ずる。これがマルチアドレス状態である。例え
ば、トランジスタ１４．１５が導通状態とすると、イン
バータ８．１０の出力どうしがトランジスタ１４．１５
を介してワイヤードオアされる。インバータ８゜１０の
出力が各々高レベルと低レベルとすると、インバータ８
．トランジスタ１４．トランジスタ１５およびインバー
タ１０という経路で電流が流れる。この為、インバータ
８の出力電位が低下し、このとき、インバータ９のスレ
ッショルド電位以下となると、記憶素子５に記憶された
データは反転してしまう。また、インバータ１０の出力
に関しても出力電位が上昇し、インバータ１１のスレッ
ショルド電位以上となると、記憶素子６に記憶されたデ
ータは反転してしまう。

［発明が解決しようとする課題］ 上述した従来のメモリー回路は、読み出しアドレスのマ
ルチアドレス状態で記憶されたデータが反転して記憶デ
ータの破壊が生じ、メモリー動作をしなくなるという欠
点がある。

本発明は上従来の事情に鑑みなされたもので、マルチア
ドレス状態における記憶データの破壊を防止したメモリ
ー回路を提供することを目的とする。

［発明の従来技術に対する相違点コ 上述した従来のメモリー回路に対して、本発明はゲート
回路を備えることにより、読み出しアドレスのマルチア
ドレス発生時に記憶素子に蓄えられたデータが破壊され
ないという相違点を有する。

［課題を解決するための手段］ 本発明のメモリー回路は、書込ビット線と、読出ビット
線と、複数の記憶素子とを備え、各記憶素子と書込ビッ
ト線との間に書込アドレス信号により導通して書込ビッ
ト線からのデータを記憶素子に書き込む第１のトランジ
スタを介装し、各記憶素子と読出ビット線との間に読出
アドレス信号により導通して記憶素子から読出ビット線
へデータを読み出す第２のトランジスタを介装したメモ
リー回路において、記憶素子と第２のトランジスタとの
間に記憶素子から読出ビット線へのデータ読み出しを許
容するゲート回路を介装したことを特徴とする。

［実施例コ 次に本発明について図面を用いて説明する。

第１図は本発明の第１の実施例を示す。本実施例のメモ
リー回路は、書き込みビット線１、書き込みアドレスに
応じて導通となるトランジスタ２゜３．４、記憶素子５
．　６．　７．　８　（各々２つづつのインバータ８，
９、インバータ１０．ＩＩ、　　インバータ１２．１３
の帰還回路から構成されている）、インバータであるゲ
ート回路１Ｂ、１９゜２０、読み出しアドレスに応じて
導通となるトランジスタ１４．　１５．　１６、読み出
しビット線１７から構成されている。

上記構成のメモリー回路によれば、読み出しアドレスが
マルチアドレスとなった時、例えばトランジスタ１４．
１５が導通となった場合でもインバータ８，１０の出力
はインバータ１８，１９を介することになるので出力値
の反転が生じない。

第２図は本発明の第２の実施例を示す。第２図において
、１から１７までは第１の実施例と同じであり、２１，
２２．２３はＡＮＤであるゲート回路である。本実施例
の動作は第１の実施例と同じであり、ＡＮＤ回路２１，
２２．２３を用いたことによりマルチアドレスとなった
ときインバータ８，１０．１２の出力とトランジスタ１
４，１５．１６とのワイヤードオアが生じてその間で電
流が流れるのを防止することができ、インバータ８．１
０．１２の出力値の反転を防止することができる。

［発明の効果］ 以上説明したように、本発明は読み出しアドレスがマル
チアドレスになっても記憶素子に書き込まれたデータが
破壊されないという効果があり、更にこれによって、読
み出しアドレス発生回路の設計が簡単になる効果がある
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は従来例を
示す回路図である。 １・・・・・・・・・・・書き込みビット線、２、　３
．　４・・・・・・トランジスタ（第１のトランジスタ
）、 ５、　６．　７・・・・・・・記憶素子、８゜ ９゜ ０゜ １゜ ２゜ インバータ回路、 １４゜ ５゜ トランジスタ （第２のトランジスタ）、 ７ ・読み出しビット線、 １８゜ ９゜ ２０゜ ２１゜ ２２゜ ２３　ψ ・ゲート回路。

Claims (1)

【特許請求の範囲】
1. 　書込ビット線と、読出ビット線と、複数の記憶素子と
   を備え、各記憶素子と書込ビット線との間に書込アドレ
   ス信号により導通して書込ビット線からのデータを記憶
   素子に書き込む第１のトランジスタを介装し、各記憶素
   子と読出ビット線との間に読出アドレス信号により導通
   して記憶素子から読出ビット線へデータを読み出す第２
   のトランジスタを介装したメモリー回路において、記憶
   素子と第２のトランジスタとの間に記憶素子から読出ビ
   ット線へのデータ読み出しを許容するゲート回路を介装
   したことを特徴とするメモリー回路。