JPH0311037B2 - - Google Patents
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- Publication number
- JPH0311037B2 JPH0311037B2 JP62091858A JP9185887A JPH0311037B2 JP H0311037 B2 JPH0311037 B2 JP H0311037B2 JP 62091858 A JP62091858 A JP 62091858A JP 9185887 A JP9185887 A JP 9185887A JP H0311037 B2 JPH0311037 B2 JP H0311037B2
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- JP
- Japan
- Prior art keywords
- voltage
- storage capacitor
- gate
- storage
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/74—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of diodes
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- Amplifiers (AREA)
- Electronic Switches (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶ゲート、特に信号サンプリング回
路のサンプリング出力を記憶回路に選択的に通過
させる記憶ゲートに関する。
路のサンプリング出力を記憶回路に選択的に通過
させる記憶ゲートに関する。
従来のサンプリング・ヘツド、例えばデジタ
ル・オシロスコープで使用する如き高速信号サン
プリング回路は、第２図に示す如く進行波（トラ
ベリング・ウエーブ）型サンプラ２を有する。そ
の入力端は信号入力端子４に接続され、ストロー
ブ発生器６からストローブパルスを受ける。スト
ローブ発生器６はストローブ駆動信号に応じてス
トローブパルスを発生し、各ストローブパルスに
よりサンプラ２のサンプリング・ゲートをオン
（導通）させて、信号電荷がそのサンプラの平衡
した信号伝送線又は遅延線内に累積されるように
する。各ストローブパルスの終りに、サンプリン
グ・ゲートはオフ（非導通）状態にされて、その
伝送線中は信号電荷がトラツプ（閉じ込め）され
る。この伝送線にトラツプされた信号電荷は入力
信号電圧に関連するコモンモード（同相）成分を
有し、このコモンモード電荷を誤差（エラー）増
幅器８に印加する。増幅器８の出力端は記憶ゲー
ト１２を介してサンプラのバイアス回路網１０に
接続して正（同相）帰還を行う。この記憶ゲート
１２は図示の如く記憶コンデンサとスイツチを含
んでおり、スイツチはストローブ発生器６から入
力されるゲート制御信号の状態により、増幅器８
の出力信号による記憶コンデンサの充電を制御す
る。ゲート制御信号は一連のゲート制御信号を有
し、記憶ゲートスイツチは各記憶ゲートパルス中
導通する。記憶ゲートパルスの前縁はストローブ
パルスと同期している。正帰還によりサンプラ２
に印加されるバイアスレベルが調整され、各スト
ローブパルスの直後に増幅器８が入力信号のサン
プリング点電圧と前回のサンプリング点電圧との
差に応じた出力電圧を出力するようにする。この
出力電圧はサンプリング・ヘツドの出力端子１４
に印加される。記憶ゲートパルスの終りに、記憶
ゲートスイツチは非導通状態になり、正帰還ルー
プを遮断する。
ル・オシロスコープで使用する如き高速信号サン
プリング回路は、第２図に示す如く進行波（トラ
ベリング・ウエーブ）型サンプラ２を有する。そ
の入力端は信号入力端子４に接続され、ストロー
ブ発生器６からストローブパルスを受ける。スト
ローブ発生器６はストローブ駆動信号に応じてス
トローブパルスを発生し、各ストローブパルスに
よりサンプラ２のサンプリング・ゲートをオン
（導通）させて、信号電荷がそのサンプラの平衡
した信号伝送線又は遅延線内に累積されるように
する。各ストローブパルスの終りに、サンプリン
グ・ゲートはオフ（非導通）状態にされて、その
伝送線中は信号電荷がトラツプ（閉じ込め）され
る。この伝送線にトラツプされた信号電荷は入力
信号電圧に関連するコモンモード（同相）成分を
有し、このコモンモード電荷を誤差（エラー）増
幅器８に印加する。増幅器８の出力端は記憶ゲー
ト１２を介してサンプラのバイアス回路網１０に
接続して正（同相）帰還を行う。この記憶ゲート
１２は図示の如く記憶コンデンサとスイツチを含
んでおり、スイツチはストローブ発生器６から入
力されるゲート制御信号の状態により、増幅器８
の出力信号による記憶コンデンサの充電を制御す
る。ゲート制御信号は一連のゲート制御信号を有
し、記憶ゲートスイツチは各記憶ゲートパルス中
導通する。記憶ゲートパルスの前縁はストローブ
パルスと同期している。正帰還によりサンプラ２
に印加されるバイアスレベルが調整され、各スト
ローブパルスの直後に増幅器８が入力信号のサン
プリング点電圧と前回のサンプリング点電圧との
差に応じた出力電圧を出力するようにする。この
出力電圧はサンプリング・ヘツドの出力端子１４
に印加される。記憶ゲートパルスの終りに、記憶
ゲートスイツチは非導通状態になり、正帰還ルー
プを遮断する。
従来の記憶ゲートスイツチは、ゲート制御信号
電圧と記憶ゲートコンデンサにストアされた電圧
差に応答し、従つて記憶ゲートパルスの電圧振幅
は増幅器８からサンプリング・ヘツドの出力端子
１４へ正確に送ることのできるエラー信号のダイ
ナミツクレンジを制限する。更に、記憶ゲートス
イツチのデユーテイサイクルは記憶ゲートコンデ
ンサの電圧に依存するので、増幅器８の出力電圧
とサンプリング・ヘツドの出力電圧間の伝達関数
は非線形となる。また、ゲート制御信号が信号路
中に入ると、記憶ゲートコンデンサにストアされ
た電荷量に影響を及ぼす。
電圧と記憶ゲートコンデンサにストアされた電圧
差に応答し、従つて記憶ゲートパルスの電圧振幅
は増幅器８からサンプリング・ヘツドの出力端子
１４へ正確に送ることのできるエラー信号のダイ
ナミツクレンジを制限する。更に、記憶ゲートス
イツチのデユーテイサイクルは記憶ゲートコンデ
ンサの電圧に依存するので、増幅器８の出力電圧
とサンプリング・ヘツドの出力電圧間の伝達関数
は非線形となる。また、ゲート制御信号が信号路
中に入ると、記憶ゲートコンデンサにストアされ
た電荷量に影響を及ぼす。
本発明のサンプリング用記憶ゲートは一端が基
準電位レベルに接続された記憶コンデンサを有す
る。更に、電流ステアリング（かじとり）回路網
（以下CSNという）を有し、その入力端には信号
電流が入力され、出力端は記憶コンデンサの他端
に接続する。CSNはその入力端に入力される電
流を、その制御端子と出力端子間の電位関係に応
じて、CSNの出力端子へ又は出力端子外へと切
換える。制御端子の電位はCSNの出力端子の電
位に追従するようバイアスされ、制御端子の電位
がCSNの状態を変える為に変化しなければなら
ない値は記憶コンデンサの電圧に依存する。スイ
ツチ回路はゲート制御信号に応答し、CSNをそ
の一方又は他方の状態に切換える。
準電位レベルに接続された記憶コンデンサを有す
る。更に、電流ステアリング（かじとり）回路網
（以下CSNという）を有し、その入力端には信号
電流が入力され、出力端は記憶コンデンサの他端
に接続する。CSNはその入力端に入力される電
流を、その制御端子と出力端子間の電位関係に応
じて、CSNの出力端子へ又は出力端子外へと切
換える。制御端子の電位はCSNの出力端子の電
位に追従するようバイアスされ、制御端子の電位
がCSNの状態を変える為に変化しなければなら
ない値は記憶コンデンサの電圧に依存する。スイ
ツチ回路はゲート制御信号に応答し、CSNをそ
の一方又は他方の状態に切換える。
第１図は本発明によるサンプリング用記憶ゲー
トの一実施例の回路図を示す。この記憶ゲート回
路は、図中破線で示す増幅器８の出力信号をAC
結合コンデンサC1を介して受ける。増幅器８の
出力信号の交流成分はNPN型の電流源トランジ
スタQ1のベースに入力し、更にデカツプリン
グ・コンデンサC2を介してPNP型の電流源トラ
ンジスタQ2のベースにも入力される。Q1，Q2の
ベースは正電源＋Ｅと負電源−Ｅ間に接続した電
位分圧器R1，R2及びR3によりバイアスされる。
Q1，Q2のエミツタは夫々抵抗器を介して負及び
正電源に接続されると共にデカツプリング・コン
デンサを介して接地される。Q1，Q2のコレクタ
はダイオードD5−D6又はD7−D8を介して記憶コ
ンデンサC3に接続する。
トの一実施例の回路図を示す。この記憶ゲート回
路は、図中破線で示す増幅器８の出力信号をAC
結合コンデンサC1を介して受ける。増幅器８の
出力信号の交流成分はNPN型の電流源トランジ
スタQ1のベースに入力し、更にデカツプリン
グ・コンデンサC2を介してPNP型の電流源トラ
ンジスタQ2のベースにも入力される。Q1，Q2の
ベースは正電源＋Ｅと負電源−Ｅ間に接続した電
位分圧器R1，R2及びR3によりバイアスされる。
Q1，Q2のエミツタは夫々抵抗器を介して負及び
正電源に接続されると共にデカツプリング・コン
デンサを介して接地される。Q1，Q2のコレクタ
はダイオードD5−D6又はD7−D8を介して記憶コ
ンデンサC3に接続する。
コンデンサC1を介してQ1のベースに供給する
電流が減少すると、Q2のベース電位が低下して、
そのベース電流が増加する。よつて、Q2のコレ
クタ電流はIo＋is（ｔ）となる。ここで、Ioはバ
イアス電流であり、is（ｔ）は信号電流である。
他方、Q1のコレクタ電流はIo−is（ｔ）となる。
よつて、記憶コンデンサC3には（D1，D2がオフ
のとき）差電流2is（ｔ）が流入する。
電流が減少すると、Q2のベース電位が低下して、
そのベース電流が増加する。よつて、Q2のコレ
クタ電流はIo＋is（ｔ）となる。ここで、Ioはバ
イアス電流であり、is（ｔ）は信号電流である。
他方、Q1のコレクタ電流はIo−is（ｔ）となる。
よつて、記憶コンデンサC3には（D1，D2がオフ
のとき）差電流2is（ｔ）が流入する。
NPN型トランジスタQ3のベースにはストロー
ブ発生器（第２図の６）からゲート制御信号Vg
を印加する。記憶ゲートパルス期間中、Vgは正
電圧＋Ｖであり、その他の期間中は−Ｖである。
Vgが負のとき、Q3とこれと直列接続されたPNP
型トランジスタQ4及びQ3のコレクタにベースが
接続されたPNP型の電流源トランジスタQ5，Q4
のコレクタにベースが接続されたNPN型の電流
源トランジスタQ6はいずれもオフである。抵抗
器R4乃至R7はエミツタフオロワ・トランジスタ
Q7及びQ8にベース電流を供給する。よつて、ダ
イオード・スイツチD1及びD2はオンであり、Q2
及びQ1のコレクタ電流は夫々Q7及びQ8を介して
電源から流れるので、記憶コンデンサC3の充放
電はない。FET入力型の単位利得（増幅度＝１）
増幅器OP１の出力電圧は記憶コンデンサC3の電
圧に追従する。更に、増幅器OP１の出力電圧は
ダイオードD3及びD4と抵抗器R4及びR6を介して
Q7，Q8のベースに帰還する。ダイオードD3とD4
はQ7とQ8をバイアスして、各ベース電圧が記憶
コンデンサC3の電圧に対して夫々１個の順バイ
アスされたダイオードの電圧降下分だけ低く又は
高くなるようにする。記憶コンデンサC3の電圧
とQ7−Q8のベース電圧間のオフセツトにより、
これらトランジスタのエミツタ電圧レンジがD1
及びD2を完全にオン及びオフできるようにする。
ブ発生器（第２図の６）からゲート制御信号Vg
を印加する。記憶ゲートパルス期間中、Vgは正
電圧＋Ｖであり、その他の期間中は−Ｖである。
Vgが負のとき、Q3とこれと直列接続されたPNP
型トランジスタQ4及びQ3のコレクタにベースが
接続されたPNP型の電流源トランジスタQ5，Q4
のコレクタにベースが接続されたNPN型の電流
源トランジスタQ6はいずれもオフである。抵抗
器R4乃至R7はエミツタフオロワ・トランジスタ
Q7及びQ8にベース電流を供給する。よつて、ダ
イオード・スイツチD1及びD2はオンであり、Q2
及びQ1のコレクタ電流は夫々Q7及びQ8を介して
電源から流れるので、記憶コンデンサC3の充放
電はない。FET入力型の単位利得（増幅度＝１）
増幅器OP１の出力電圧は記憶コンデンサC3の電
圧に追従する。更に、増幅器OP１の出力電圧は
ダイオードD3及びD4と抵抗器R4及びR6を介して
Q7，Q8のベースに帰還する。ダイオードD3とD4
はQ7とQ8をバイアスして、各ベース電圧が記憶
コンデンサC3の電圧に対して夫々１個の順バイ
アスされたダイオードの電圧降下分だけ低く又は
高くなるようにする。記憶コンデンサC3の電圧
とQ7−Q8のベース電圧間のオフセツトにより、
これらトランジスタのエミツタ電圧レンジがD1
及びD2を完全にオン及びオフできるようにする。
ゲート制御電圧Vgが＋Ｖになると、Q3とQ4は
共にオンになる。Q3とQ4はQ5とQ6にベース電流
を供給して、これらトランジスタをオンにする。
Q5とQ6に関連する抵抗器R8乃至R11の抵抗値は、
これら電流源トランジスタからのコレクタ電流が
Q7及びQ8の各ベース電位を２個の順バイアスし
たダイオードの電圧降下分の変化を生じるように
選択する。ダイオードD9とD10はQ5−Q6のベー
ス・エミツタ間電圧降下を補償すると共に温度特
性を改善する。
共にオンになる。Q3とQ4はQ5とQ6にベース電流
を供給して、これらトランジスタをオンにする。
Q5とQ6に関連する抵抗器R8乃至R11の抵抗値は、
これら電流源トランジスタからのコレクタ電流が
Q7及びQ8の各ベース電位を２個の順バイアスし
たダイオードの電圧降下分の変化を生じるように
選択する。ダイオードD9とD10はQ5−Q6のベー
ス・エミツタ間電圧降下を補償すると共に温度特
性を改善する。
Q5とQ6がオンとなると、シヨツトキ障壁ダイ
オードを可とする高速スイツチングダイオード
D1−D2がオフとなり、Q2のコレクタ電流Io＋is
（ｔ）とQ1のコレクタ電流Io−is（ｔ）の差信号電
流2is（ｔ）がD5−D8を介して記憶コンデンサC3
に注入される。このis（ｔ）の値は増幅器８の出
力に依存すること勿論である。Vgが再度負（−
Ｖ）になると、回路は定常状態に戻り、C3の電
荷はそのまま維持される。
オードを可とする高速スイツチングダイオード
D1−D2がオフとなり、Q2のコレクタ電流Io＋is
（ｔ）とQ1のコレクタ電流Io−is（ｔ）の差信号電
流2is（ｔ）がD5−D8を介して記憶コンデンサC3
に注入される。このis（ｔ）の値は増幅器８の出
力に依存すること勿論である。Vgが再度負（−
Ｖ）になると、回路は定常状態に戻り、C3の電
荷はそのまま維持される。
記憶コンデンサC3の電圧はQ7−Q8のベースに
１個の順バイアスされたダイオード（D3又はD4）
の電圧降下のレベルシフトで印加されるので、
D1−D2をオフにする為に必要なQ3のベース電圧
変化、即ち記憶コンデンサC3の電流ステアリン
グに要する電圧変化は、記憶コンデンサC3の電
圧に無関係になる。その結果、第１図に示す記憶
ゲート回路のダイナミツクレンジは従来の記憶ゲ
ート回路に対して改善される。スイツチングダイ
オードD1−D2のデユーテイサイクルは記憶コン
デンサC3の電圧に依存性がなく、その直線性は
従来回路に比して改善される。ゲート制御信号
Vgは記憶コンデンサC3から隔離されているので、
信号路へのフイードスルー（漏洩）により記憶コ
ンデンサC3にストアされた電荷に影響を及ぼす
ことはない。
１個の順バイアスされたダイオード（D3又はD4）
の電圧降下のレベルシフトで印加されるので、
D1−D2をオフにする為に必要なQ3のベース電圧
変化、即ち記憶コンデンサC3の電流ステアリン
グに要する電圧変化は、記憶コンデンサC3の電
圧に無関係になる。その結果、第１図に示す記憶
ゲート回路のダイナミツクレンジは従来の記憶ゲ
ート回路に対して改善される。スイツチングダイ
オードD1−D2のデユーテイサイクルは記憶コン
デンサC3の電圧に依存性がなく、その直線性は
従来回路に比して改善される。ゲート制御信号
Vgは記憶コンデンサC3から隔離されているので、
信号路へのフイードスルー（漏洩）により記憶コ
ンデンサC3にストアされた電荷に影響を及ぼす
ことはない。
各ダイオード対D5−D6及びD7−D8のうち、一
方のダイオードは高速スイツチングダイオード
（例えばシヨツトキ障壁ダイオード）とし、他方
は低速スイツチング且つ低漏洩電流のダイオード
とするのが好ましい。シヨツトキ障壁ダイオード
を可とするD5−D8は夫々スイツチングダイオー
ドD1−D2の電圧降下を補償する。ダイオードD6
−D7は接合ダイオードであつて夫々Q7−Q8のベ
ース・エミツタ間の電圧降下を補償する。
方のダイオードは高速スイツチングダイオード
（例えばシヨツトキ障壁ダイオード）とし、他方
は低速スイツチング且つ低漏洩電流のダイオード
とするのが好ましい。シヨツトキ障壁ダイオード
を可とするD5−D8は夫々スイツチングダイオー
ドD1−D2の電圧降下を補償する。ダイオードD6
−D7は接合ダイオードであつて夫々Q7−Q8のベ
ース・エミツタ間の電圧降下を補償する。
第１図に示す記憶ゲート回路は、例えば、別途
特許出願中の進行波型サンプリング回路（対応日
本特許出願は昭和62年３月24日出願の「信号サン
プラ」）と共に使用するのに好適である。
特許出願中の進行波型サンプリング回路（対応日
本特許出願は昭和62年３月24日出願の「信号サン
プラ」）と共に使用するのに好適である。
以上、本発明のサンプリング用記憶ゲートを好
適一実施例につき図示し、説明したが、本発明は
何ら斯る実施例のみに限定すべきものではなく、
本発明の要旨を逸脱することなく種々の変形変更
が可能であること当業者には容易に理解できよ
う。特に、各回路部分については種々変形し得
る。即ち、トランジスタQ7及びQ8のベース電圧
を記憶コンデンサC3の電圧に追従させると共に、
且つスイツチング・ダイオードD1−D2が完全に
オンオフできる十分なオフセツトを生じさせる限
り、当業者は各回路部分に任意の変形・変更を加
えることができよう。従つて、本発明の技術的範
囲には、これら変形・変更をも包含するものであ
ること勿論である。
適一実施例につき図示し、説明したが、本発明は
何ら斯る実施例のみに限定すべきものではなく、
本発明の要旨を逸脱することなく種々の変形変更
が可能であること当業者には容易に理解できよ
う。特に、各回路部分については種々変形し得
る。即ち、トランジスタQ7及びQ8のベース電圧
を記憶コンデンサC3の電圧に追従させると共に、
且つスイツチング・ダイオードD1−D2が完全に
オンオフできる十分なオフセツトを生じさせる限
り、当業者は各回路部分に任意の変形・変更を加
えることができよう。従つて、本発明の技術的範
囲には、これら変形・変更をも包含するものであ
ること勿論である。
本発明のサンプリング用記憶ゲートは入力信号
依存の１対の電流源Q1，Q2に接続された記憶コ
ンデンサC3と、C3の出力を増幅し所定レベルシ
フトでQ1，Q2へ帰還するスイツチングダイオー
ドD1，D2を含む帰還路と、ゲート制御信号Vgに
よりD1，D2をオンオフするステアリング回路Q3
−Q6より帰還構成となつている。従つて、スイ
ツチングダイオードD1，D2両端電圧は記憶コン
デンサC3の電圧依存性がなく、広いダイナミツ
クレンジで線形動作し、スイツチング速度も高速
となる。また、ゲート制御信号が記憶コンデンサ
C3に漏洩しないので、低ノイズ高精度の記憶ゲ
ートとなる。
依存の１対の電流源Q1，Q2に接続された記憶コ
ンデンサC3と、C3の出力を増幅し所定レベルシ
フトでQ1，Q2へ帰還するスイツチングダイオー
ドD1，D2を含む帰還路と、ゲート制御信号Vgに
よりD1，D2をオンオフするステアリング回路Q3
−Q6より帰還構成となつている。従つて、スイ
ツチングダイオードD1，D2両端電圧は記憶コン
デンサC3の電圧依存性がなく、広いダイナミツ
クレンジで線形動作し、スイツチング速度も高速
となる。また、ゲート制御信号が記憶コンデンサ
C3に漏洩しないので、低ノイズ高精度の記憶ゲ
ートとなる。
第１図は本発明によるサンプリング用記憶ゲー
トの一実施例の回路図、第２図は従来の信号サン
プリング回路のブロツク図を示す。 図中、Q1，Q2は電流源トランジスタ、D1，D2
はスイツチング素子、C3は記憶コンデンサ、D3，
D4はレベルシフトダイオードを示す。
トの一実施例の回路図、第２図は従来の信号サン
プリング回路のブロツク図を示す。 図中、Q1，Q2は電流源トランジスタ、D1，D2
はスイツチング素子、C3は記憶コンデンサ、D3，
D4はレベルシフトダイオードを示す。
Claims (1)
- １ 一端が基準電位源に接続された記憶コンデン
サと、該記憶コンデンサの他端に夫々該記憶コン
デンサを充電及び放電関係で接続され入力信号に
関連する出力電流を流す第１及び第２電流源と、
夫々スイツチング素子を含み上記記憶コンデンサ
の電圧を所定レベルシフトして上記第１及び第２
電流源に帰還する帰還回路と、上記スイツチング
素子をゲート制御信号に応じてオンオフ制御する
制御手段とを具えることを特徴とするサンプリン
グ用記憶ゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/851,859 US4659946A (en) | 1986-04-14 | 1986-04-14 | Memory gate for error sampler |
| US851859 | 1986-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62245598A JPS62245598A (ja) | 1987-10-26 |
| JPH0311037B2 true JPH0311037B2 (ja) | 1991-02-15 |
Family
ID=25311898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62091858A Granted JPS62245598A (ja) | 1986-04-14 | 1987-04-14 | サンプリング用記憶ゲ−ト |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4659946A (ja) |
| EP (1) | EP0242018B1 (ja) |
| JP (1) | JPS62245598A (ja) |
| DE (1) | DE3786413T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755742A (en) * | 1986-04-30 | 1988-07-05 | Tektronix, Inc. | Dual channel time domain reflectometer |
| JP3103154B2 (ja) * | 1990-10-30 | 2000-10-23 | 株式会社東芝 | サンプル・ホールド回路 |
| US6445221B1 (en) * | 2000-03-10 | 2002-09-03 | International Business Machines Corporation | Input driver for a differential folder employing a static reference ladder |
| GB2541910B (en) | 2015-09-03 | 2021-10-27 | Thermographic Measurements Ltd | Thermochromic composition |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3309618A (en) * | 1964-07-27 | 1967-03-14 | Paul E Harris | Positive-feedback boxcar circuit |
| US3474259A (en) * | 1965-12-17 | 1969-10-21 | Singer General Precision | Sample and hold circuit |
| US3480795A (en) * | 1966-06-15 | 1969-11-25 | Ibm | Sample and hold circuit |
| GB1213457A (en) * | 1967-01-30 | 1970-11-25 | Weston Instruments Inc | Circuit for sampling and holding a selected waveform for a predetermined period of time |
| US4142117A (en) * | 1977-04-11 | 1979-02-27 | Precision Monolithics, Inc. | Voltage sensitive supercharger for a sample and hold integrated circuit |
-
1986
- 1986-04-14 US US06/851,859 patent/US4659946A/en not_active Expired - Lifetime
-
1987
- 1987-01-20 EP EP87300445A patent/EP0242018B1/en not_active Expired - Lifetime
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