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JPH0297052A - セラミック多層配線基板 - Google Patents

セラミック多層配線基板

Info

Publication number
JPH0297052A
JPH0297052A JP63249439A JP24943988A JPH0297052A JP H0297052 A JPH0297052 A JP H0297052A JP 63249439 A JP63249439 A JP 63249439A JP 24943988 A JP24943988 A JP 24943988A JP H0297052 A JPH0297052 A JP H0297052A
Authority
JP
Japan
Prior art keywords
wiring
ceramic multilayer
laminated part
green sheet
multilayer interconnection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63249439A
Other languages
English (en)
Inventor
Chiaki Nakayama
千秋 中山
Makoto Imuta
藺牟田　誠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toto Ltd
Original Assignee
Toto Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toto Ltd filed Critical Toto Ltd
Priority to JP63249439A priority Critical patent/JPH0297052A/ja
Publication of JPH0297052A publication Critical patent/JPH0297052A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は例えばＩＣチップ収納用パッケージの一部とし
て使用するセラミック多層配線基板に関する。
（従来の技術） メモリー等のＩＣチップ収納するパッケージとして、プ
ラスチックよりも気密性等の特性において優れるセラミ
ックからなるものを従来から用いており、特に特公昭６
２−１７８７１号に開示されるものにあっては、パッケ
ージの基板自体を多層配線基板とし、複数のＩＣチップ
を基板上に高密度に搭載し得るようにしている。
（発明が解決しようとする課題） 上述した多層配線基板を製作する技術としてはグリーン
シート（焼成前のセラミックシート）積層法及び印刷積
層法が知られている。
グリーンシート積層法によって多層配線基板を製作する
場合には、−枚のグリーンシートの厚みが０．５＋ｎｍ
程度であるのでパッケージ全体の厚みが厚くなり、また
印刷積層法によフて多層配線基板を製作する場合には、
パッケージ全体の厚みは薄くなるが、信号用配線と電源
用配線及び接地用配線とが近接するため浮遊容量が大き
くなり、信号の伝送速度の遅延が起こり、電気特性が低
下する。
（課題を解決するための手段） 上記課題を解決すべく本発明は、ＩＣパッケージとして
用いるセラミック多層配線基板を印刷積層部とグリーン
シート積層部とによって構成し、何層も重ねる必要があ
る信号用配線を印刷積層部に形成し、電源用配線及び接
地用配線をグリーンシート積層部に形成した。
（作用） 信号用配線と電源用配線及び接地用配線が離れることで
浮遊容量が小さくなり、且つ信号用配線を印刷積層部に
形成することで全体の厚みを薄くできる。
（実施例） 以下に本発明の実施例を添付図面に基いて説明する。
第１図は本考案に係るセラミック多層配線基板を適用し
たＩＣパッケージの全体斜視図、第２図は第１図のＡ−
Ａ線断面図、第３図は第２図の一部拡大図、第４図は第
３図のＢ−Ｂ線断面図である。
ＩＣパッケージはセラミック多層配線基板１の上面にＩ
Ｃチップ２の収納用の凹部３及びコンデンサー４の収納
用凹部５を連結して形成し、これら凹部３．５を塞ぐ蓋
体６がエポキシ樹脂等の接着剤７を介してセラミツク多
層配線基板１上面に貼着され、更にセラミック多層配線
基板１の一側には段部８を形成し、この段部８にクリッ
プ端子９・・・を取付けるようにしている。
また、セラミック多層配線基板１はグリーンシートを積
層してなるグリーンシート積層部１０と印刷積層部２０
にて構成され、グリーンシート積層部１０は複数のセラ
ミックグリーンシート１１．１２．１３，１４．１５を
積層してなり、グリーンシート１１，１２．１３につい
ては予じめ窓部を打抜いて前記凹部３．５と成し、グリ
ーンシート１３上面にはボンディングフィンガ一部１６
を形成し、このボンディングフィンガ一部１６とＩＣチ
ップ２とを金線１７にて接続している。ここでボンディ
ングフィンガ一部１６はタングステンをメタライズした
部分にニッケルメッキを施し、このニッケルメッキの上
に金メツキを施すようにしている。
また、第４層となるグリーンシート１４上面にはダイア
タッチ部１８が形成され、第５層となるグリーンシート
１５上面には第４図に示すように、電源用配線１９ａ及
び接地用配線１９ｂがベタ層として形成され、更にグリ
ーンシート１５裏面には印刷積層法によって３．０ｍｍ
〜４０ｍｍ厚の印刷積層部２０を形成している。この印
刷積層部２０は信号用配線２０ａと絶縁層２０ｂをそれ
ぞれ３層づつ交互に重ねている。尚、各グリーンシート
に形成した導体間の導通は各グリーンシートを貫通して
穿設したスルーホールに充填した導体２１により行う。
そして、上記の如き構造のＩＣパッケージを製作する手
順としては例えば第５図の工程図に従って行う。
尚、実施例にあっては４個のＩＣチップを収納する例を
示したがその数は任意である。また図示例にあっては電
源用配線１９ａと接地用配線１９ｂとを同一のグリーン
シート１５上面に形成したが、これら配線を異なるグリ
ーンシート上面に形成してもよい。
（発明の効果） 以上に説明した如く本考案によれば、セラミック多層配
線基板を印刷積層部とグリーンシート積層部にて構成し
、印刷積層部に信号用配線を形成し、グリーンシート積
層部に電源用配線及び接地用配線を形成したので、基板
の厚みを薄くしつつ浮遊容量を従来の１５０ピコフアラ
ツドから３０ピコファラッド程度まで減少でき、極めて
電気特性の優れた製品を得ることができる。
【図面の簡単な説明】
第１図は本発明に係るセラミック多層配線基板を適用し
たＩＣパッケージの全体斜視図、第２図は第１図のＡ−
Ａ線断面図、第３図は第２図の要部拡大図、第４図は第
３図のＢ−Ｂ線断面図、第５図は製作工程を示すブロッ
ク図である。 尚、図面中１はパッケージ本体、２はＩＣチップ、３は
凹部、６は蓋体、８は段部、１０はグリーンシート積層
部、１１，１２．１３，１４゜１５はグリーンシート、
１９ａは電源用配線、１９ｂは接地用配線、２０は印刷
積層部、２０ａは信号用配線である。 特　許　出　願人　東陶機器株式会社 代　理　人弁理士　　下　１）容−即 問　　　　弁理士　　　　大　　橋　　邦　　産量　　
　弁理士　　　小　　山　　　　有第４ 図 ９ａ ９ａ

Claims (3)

    【特許請求の範囲】
  1. （１）　ＩＣチップを複数個搭載するマルチチップパッ
    ケージ等として用いるセラミック多層配線基板において
    、このセラミック多層配線基板は印刷積層部とグリーン
    シート積層部とからなり、印刷積層部には信号用配線を
    形成し、この信号用配線と離れたグリーンシート積層部
    には電源用配線及び接地用配線を形成したことを特徴と
    するセラミック多層配線基板。
  2. （２）　前記電源用配線及び接地用配線は同一のグリー
    ンシート上に形成したことを特徴とする請求項１に記載
    のセラミック多層配線基板。
  3. （３）　前記グリーンシート積層部にはＩＣチップ収納
    用凹部を形成したことを特徴とする請求項１に記載のセ
    ラミック多層配線基板。
JP63249439A 1988-10-03 1988-10-03 セラミック多層配線基板 Pending JPH0297052A (ja)

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JP63249439A JPH0297052A (ja) 1988-10-03 1988-10-03 セラミック多層配線基板

Publications (1)

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JPH0297052A true JPH0297052A (ja) 1990-04-09

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ID=17192986

Family Applications (1)

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JP63249439A Pending JPH0297052A (ja) 1988-10-03 1988-10-03 セラミック多層配線基板

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JP (1) JPH0297052A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100420880B1 (ko) * 1999-06-02 2004-03-02 세이코 엡슨 가부시키가이샤 멀티칩의 실장 구조, 전기 광학 장치 및 전자 기기
JP2014002450A (ja) * 2012-06-15 2014-01-09 Tokai Rika Co Ltd タッチパネルスイッチ

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5640674B2 (ja) * 1973-12-08 1981-09-22
JPS6022394A (ja) * 1983-07-18 1985-02-04 日本電気株式会社 配線基板

Patent Citations (2)

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