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JPH0293952A - 仮想計算機システム - Google Patents

仮想計算機システム

Info

Publication number
JPH0293952A
JPH0293952A JP63247089A JP24708988A JPH0293952A JP H0293952 A JPH0293952 A JP H0293952A JP 63247089 A JP63247089 A JP 63247089A JP 24708988 A JP24708988 A JP 24708988A JP H0293952 A JPH0293952 A JP H0293952A
Authority
JP
Japan
Prior art keywords
instruction
instruction processors
processors
real
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63247089A
Other languages
English (en)
Inventor
Toru Otsuki
大築　徹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP63247089A priority Critical patent/JPH0293952A/ja
Priority to US07/413,068 priority patent/US5101346A/en
Priority to KR1019890013884A priority patent/KR920004400B1/ko
Priority to DE3932675A priority patent/DE3932675A1/de
Priority to GB8921984A priority patent/GB2224140B/en
Publication of JPH0293952A publication Critical patent/JPH0293952A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

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  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に係り、特に複数のオペレーティ
ングシステムを１台の情報処理装置上で同時に動作させ
るのに好適な仮想計算機システムに関する。
〔従来の技術〕
従来、情報処理装置において、実の計算機をいくつかの
仮想計算機に分割し、割付けして動作させる所謂マルチ
プロセッサ構成の仮想計算機システムをサポートするこ
とについては、例えばアイ・ビー・エム、システム３７
０／エツクス・エーインタープリティブ・エクゼキュー
ション、ＳＡ２２−７０９５　（Ｉ　ＥＭ　Ｓｙｅｓｔ
ｅｍ３７０／ＸＡＩｎｔｅｒｐｒａｔｉｖｅ　Ｅｘｅｃ
ｕｔｉｏｎ　Ｓ　Ａ　２２−７０９５）に記述されてい
る。
〔発明が解決しようとする課題〕
上記従来技術においては、仮想計算機の命令プロセッサ
と実の命令プロセッサの対応付けはソフトウェア的手段
により管理、制御されているため管理オーバヘッドがあ
り、システム全体の効率を低下させる要因となる問題が
ある。
本発明の目的は、高い処理能力の達成を可能にするマル
チプロセッサ構成の仮想計算機システムを提供すること
にある。
〔課題を解決するための手段〕
上記目的を達成するため、本発明は、複数の実の命令プ
ロセッサと実主記憶より成り、これらｍｌいくつかの仮
想計算機に分割割付けして動作するに際し、仮想計算機
システムの命令プロセッサは等しい数の実の命令プロセ
ッサに割当て、仮想計算機の主記憶は実の主記憶の連続
した領域に割当てて動作する情報処理装置において、各
々の仮想計算機の命令プロセッサとそれに対応する実の
命令プロセッサを登録した登録表を備えることを特徴と
する。
〔作　用〕
登録表には、仮想計算機の命令プロセッサと実の命令プ
ロセッサとの対応を登録する。例えば。
実の命令プロセッサが４台あり、このうちの２台の命令
プロセッサが仮想計算機の命令プロセッサとして登録さ
れていれば、情報処理装置が動作する時に上記登録表が
参照され、マルチプロセッサを構成する２台の命令プロ
セッサのみを命令処理動作の範囲内と限定して動作する
。また、これにより他の仮想計算機の命令プロセッサに
割当てる他の実の命令プロセッサの動作に全く影響を与
えないようにする。
〔実施例〕
以下、本発明の一実施例について図面により説明する。
第２図に９本発明で前提としている複数の実の命令プロ
セッサ（ＩＰ）と実の主記憶をいくつかの仮想計算機に
分割割付けして動作する際の、仮想計算機の命令プロセ
ッサと実の命令プロセッサの対応を示す。即ち、仮想計
算機の命令プロセッサが１台即ちユニプロセッサ構成の
場合は、対応して割当てる実の命令プロセッサは１台、
仮想計算機の命令プロセッサが２台即ちダイアデイック
プロセッサ構成の場合は、対応して割当てる実の命令プ
ロセッサは２台、以下仮想計算機の命令プロセッサ台数
の増加に従って実の命令プロセッサ数も増加する。仮想
計算機に割当てられる命令プロセッサ数の最大は、処理
装置に実装されている命令プロセッサ数である。
第１図は本発明の一実施例の全体構成図を示したもので
あるが、入出力制御部は省略しである。
以下では、作用範囲を限定する動作としてバッファ記憶
（ＢＳ）の無効化とアドレス変換バッファ（ＴＬＢ）の
無効化について説明する。
第１図において、仮想計算機０を構成するものとしては
、命令プロセッサ１（ＩＰ、）、それに内蔵されたバッ
ファ記憶（ＢＳ）５とアドレス変換バッファ（ＴＬＢ）
９、主記憶１５を分割割当てしたＭＳ、がある、仮想計
算機１を構成するものとしては、命令プロセッサ２（Ｉ
Ｐ、）と命令プロセッサ３（ＩＰ２）、それぞれに内蔵
されたＢＳ６と７、ＴＬＢＩＯと１１、主記憶１５の連
続領域ＭＳ工がある。仮想計算機２を構成するものとし
ては、命令プロセッサ４（ＩＰ、）、それに内蔵された
ＢＳ８とＴＬＢ　１２、主記憶１５の連続領域ＭＳ２が
ある。全体の動作はシステムコントローラ（ＳＣ）１３
が統括し、この５Ｃ１３に登録表１４が装備されている
。それぞれの仮想計算機の主記憶ＭＳ、、ＭＳＬ、ＭＳ
、は排他的に割当てられるので、各々のＩＰ内のＢＳ、
ＴＬＢに格納される主記憶の写し及びアドレス変換対は
各々独立の関係を保つ。
第３図に、第１図の命令プロセッサの構成に対応する登
録表を示す。（ａ）は仮想計算機０〜２とそれに対応す
る実の命令プロセッサＩＰ、〜ＩＰ、の関係を示す図で
あり、（ｂ）はそれに対応する登録表１４の内容である
。ここで、行番号によって、ある命令プロセッサ（Ｉ　
Ｐ）の番号を表わし、その行の中でＬＬ　Ｉ　１１であ
る列番号がマルチプロセッサ構成をとる場合の相手側命
令プロセッサ（Ｉ　Ｐ）の番号を表わす。第３図（ｂ）
では、ＩＰｌとマルチプロセッサを構成するのはＩＰ２
、又、逆にＩＰ、とマルチプロセッサを構成するのがＩ
Ｐ工であり、　ＩＰ、、　ＩＰ、はユニプロセッサ構成
であることを表わしている。
今、例えばＩＰｌで主記憶１５内のＭＳ□の内容を書き
替えるような命令が実行されたとすると、この実行の結
果、書き替えられるべき内容がＩＰ２のＢＳ７に格納さ
れていた場合、このＢＳ７のエントリを無効にしなけれ
ばならない。
ＩＰｌでの命令動作では、ＢＳ６のエントリを書き替え
るとともにＭＳ、へのストア要求を５ＣＩ３に対して発
行する。５Ｃ１３は主記憶１５に対しＭＳ、の更新要求
とストアデータを送ると共に登録表１４を参照し、仮想
計算機１を構成するもう一方の命令プロセッサ３（ＩＰ
、）を検索し、ＩＰ、へＢＳエントリ無効化指令を送る
。ＩＰ２はＢＳエントリ無効化指令を受けてＢＳ７中の
格納内容を無効化する。５Ｃ１３が登録表１４を参照し
た際、登録表１４の仮想計算機１のエントリにはＩＰ、
あるいはＩＰ、は登録されていないため、ＩＰ。あるい
はＩＰ、へはＢＳ無効化指令を送らない。また、ＩＰ２
でＴＬＢのエントリを無効化するような命令が実行され
た場合、ＢＳの場合と同様に登録表１４を参照してＩＰ
□へＴＬＢ無効化命令が送られ、ＩＰ□のＴ　Ｌ　Ｂ　
１０のエントリが無効化される。
このように、各々の仮想計算機の命令プロセッサとそれ
に対応した実の命令プロセッサとの対応を登録した登録
表を備えることにより、仮想計算機がマルチプロセッサ
構成をとる場合の動作の作用範囲を必要十分に限定する
ことが可能になる。
第４図は、第１図の命令プロセッサ（ＩＰ□）２および
システムコントローラ（ＳＣ）１３の構成のうち、本発
明に関係する部分の詳細構成であり、第５図はＩＰよと
マルチプロセッサ構成を組む命令プロセッサ（ＩＰ、）
３の詳細構成である。
ＩＰｌでストア動作が実行されると、該ＩＰ１内ではス
トアアドレスレジスタ３６中のアドレスを用いて、バッ
ファ記憶（ＢＳｌ）６のエントリアドレスを求めるため
にバッファ記憶のディレクトリであるバッファアドレス
レイ（ＢＡＡ□）６ａを連想的に索引する。即ち、スト
アアドレスのうちのブロックアドレス部とカラムアドレ
ス部をキーとして、ストアアドレスがＢＡＡｌに登録さ
れているか、即ちＢＳ中にＭＳの記憶ブロックの写しが
格納されているかを検索する。写しがあれば、比較部３
７．ローアドレス生成部３８を通して生成されるローア
ドレス部とレジスタ３６のストアアドレスのうちのカラ
ムアドレス部とによすＢＳＳ円内エントリアドレスを構
成して、　これの指し示すエントリにストアデータレジ
スタ３７めストアデータが格納され、さらにＭＳ内のデ
ータを書き替えるために、システムコントローラ（ＳＣ
）１３を介してＭｇＩ２に更新要求とストアデータを送
る。写しがＢＳｌにない場合は、システムコントローラ
（ＳＣ）１３を介して更新データをＭｇＩ２に送り、Ｍ
ｇＩ２の記憶ブロックの内容を更新すると共に、更新さ
れた記憶ブロックの写しとをＢＳ、に格納する。
この処理過程において、システムコントローラ（ＢＣ）
１３は以下のように動作する。５ＣＬ３は、各ＩＰ　（
ＩＰ、、ＩＰ□、ＩＰ２．ＩＰ、）にある各バッファア
ドレスアレイ（ＢＡＡｏ、ＢＡＡ□。
ＢＡＡ２．ＢＡＡ、）の完全なコピーであるアドレスア
レイ（ＦＡＡ、、ＦＡＡユ、ＦＡＡ２．ＦＡＡ、）１８
〜２１をもっている。ストア動作が指令されると、スト
アアドレスレジスタ３４中のアドレスを用いて、ＩＰに
おいてＢＡＡを検索するのと同一方式によりＦＡＡ０〜
ＦＡＡ、を連想的に検索し。
更新中の記憶ブロックの写しをもつ他のＩＰが見つかる
と、そのＩＰにバッファ記憶ブロックの無効化を指令す
る。第４図、第５図では、ＩＰ□マルチプロセッサ構成
をくむＩＰ２のＢＳ２中にＩＰｌで更新しようとする記
憶ブロックの写しが格納されているとして示している。
即ち５Ｃ１３はＦＡＡ、〜ＦＡＡ、を連想的に検索した
結果、ＢＡＡ２が写しをもっていることを判明した時。
（比較部２４の出力をＯＲした結果が１の時）、登録表
１４を検査してＩＰ工からのストア要求４０（行番号Ｉ
Ｐ工に対応）とＯＲ回路２８の出力（列番号ＩＰ、に対
応）の交差点の値上であるので、−ＩＰ２への無効化指
令が活性化される。同時にＩＰ、のＢＡＡエントリアド
レス４０も確定する。これが第５図に示すようにＩＰ２
に送付され、ＢＡＡ２中のエントリの無効ビット（Ｉ）
がセットされ、無効化が完了する。
本実施例では、登録表１４をＳＣに含めた構成としたが
、本発明はこれに限定されるものでなく。
ＩＰに分散して持っても、また、Ｓ　Ｃ１，３に置いた
登録表１４の一部の写しをＩＰ内に持っても良い。
〔発明の効果〕
本発明によれば、仮想計算機の機能をハードウェアによ
り実現して高い処理能力を達成するに際し、必須である
マルチプロセッサ構成における動作の作用範囲を限定す
ることができ、システム全体の効率が向上する効果があ
る。
【図面の簡単な説明】
第１図は本発明の一実施例の全体的構成図、第２図は命
令プロセッサの対応関係を示す図、第３図は第１図の構
成に対応する登録表の内容を示す図、第４図及び第５図
は命令プロセッサとシステムコントローラの詳細構成を
示す図である。 １〜４・・・命令プロセッサ、　　５〜８・・・バッフ
ァ記憶、　９〜１２・・アドレス変換バッファ、１３・
・・システムコントローラ、　　１４・・・登録表、１
５・・・主記憶。 幹フｏｐ？７すのｊ十／パー′ 崎ロローロ （■） 第４ 図

Claims (1)

    【特許請求の範囲】
  1. （１）複数の実の命令プロセッサと実の主記憶より成り
    、これらをいくつかの仮想計算機に分割割付けして動作
    するに際し、仮想計算機の命令プロセッサは等しい数の
    実の命令プロセッサに割当て、仮想計算機の主記憶は実
    の主記憶の連続した領域に割当てて動作する情報処理装
    置において、各々の仮想計算機の命令プロセッサとそれ
    に対応する実の命令プロセッサを登録した登録表を備え
    ることを特徴とする仮想計算機システム。
JP63247089A 1988-09-30 1988-09-30 仮想計算機システム Pending JPH0293952A (ja)

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JP63247089A JPH0293952A (ja) 1988-09-30 1988-09-30 仮想計算機システム
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JP (1) JPH0293952A (ja)
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DE (1) DE3932675A1 (ja)
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