JPH0290240A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］ 本発明は、マイクロコンピュータに関し、特にマイクロ
命令の制御により動作するマイクロコンピュータに関す
る。 ［従来の技術］ 従来の、マイクロ命令の制御により動作するマイクロコ
ンピュータは１例えば第５図のような回路構成をしてい
る。第５図において、１０１はデータバス、１０２は命
令レジスタ、１０３はアドレスジェネレータ、１０４は
アドレスデコーダ、１０５はＲＯＭ、１０６はパイプラ
インレジスフ、１０７はマイクロ命令、１１１はＲＯＭ
の動作タイミングを定めるクロック信号である。通常の
動作時は、クロック信号に従って、マイクロ命令コード
はデータバスから命令レジスタに格納されて、さらにア
ドレスジェネレータに送られる。アドレスジェネレータ
は命令コードに応じてＲＯＭのアドレスを生成しアドレ
スデコーダへ出力する。ＲＯＭから出力されたマイクロ
命令はパイプラインレジスフに保持される。マイクロ命
令の一部はアドレスジェネレータに戻されて、次に実行
されるマイクロ命令のアドレスを指定する。 残りのマイクロ命令はマイクロコンピュータの各構成要
素１図にはないがＡＬＩＪや各レジスタ等を制御する。

【発明が解決しようとする課題】

しかし、従来のマイクロ命令の制御により動作するマイ
クロコンピュータは、上記の構成を取るために良品と不
良品を判別する検査の工程においてＲＯＭに格納された
マイクロ命令を単純に読み出すような試験が行えなかっ
た。従ってＲＯＭの試験はマイクロコンピュータ全体の
機能試験を通して間接的に行うしか方法はなく製品の不
良混入率を高める結果となっていた。 〔課題を解決するための手段ｊ 本発明のマイクロコンピュータは、マイクロ命令の制御
により動作するマイクロプログラム方式のマイクロコン
ピュータにおいて、前記マイクロ命令を記憶する記・邑
回路と、前記記憶回路の出力を保持する保持回路と、前
記保持回路に読み出されたマイクロ命令を外部に出力す
る出力回路とを備えたことを特徴とする。 〔イ乍　用１ 以上のように構成されたマイクロコンピュータでは記憶
回路に格納されたマイクロ命令を直接外部に出力するこ
とができる。従って検査工程において記憶回路の良否を
誤りなく判定することができる。 ［実　施　例１ 本発明によるマイクロコンピュータの一実施例を第１図
に示す、第１図を参照するに、１０１はデータバス、１
０２は命令レジスタ、１０３はアドレスジェネレータ、
１０４はアドレスデコーダ、１０５はマイクロ命令を記
憶する記憶回路であるＲＯＭ、１０６は前記記憶回路の
出力を保持する保持回路であるバイブラインレジスタ、
１０８は前記保持回路に読み出されたマイクロ命令を外
部に出力する出力回路であるデータシフト回路、１０７
はマイクロ命令、］０９は試験時に用いるシフトクロッ
ク、１１０は試験用の出力端子、１１１はＲＯＭの動作
タイミングを定めるクロック信号である。ここで、バイ
ブラインレジスタ１０６とデータシフト回路１０８は回
路規模を最小に抑えるため回路の共有化を計っているの
で、第１図上では接続して示した。さらに、第２図は、
第１図におけるバイブラインレジスタ１０６とデータシ
フト回路１０Ｂについて、マイクロ命令の一つを抜きだ
して示したより詳細な回路図である。第２図において、
２０１はバイブラインレジスタの一部分、２０２はデー
タシフト回路の一部分、２０３は左側のマイクロ命令か
らのシフトデータ、２０４は当該マイクロ命令のシフト
データ、２０５から２０８はクロックドインバータ、２
０９はダブルクロックドインバータ、２１ＯはＲＯＭの
出力である６試験用の出力回路の規模を最小に抑えるた
めにデータシフト回路の一部分をバイブラインレジスタ
と共用している。通常の動作時には試験時に用いるシフ
トクロックはハイレベルに固定しておりバイブラインレ
ジスタの動作を妨げない構成となっている。バイブライ
ンレジスタはＲＯＭのデータをクロック信号に従ってラ
ッチし、マイクロ命令が制御処理を終えるまでの間、そ
のデータを保持する。良否の判定を行なう試験時にはバ
イブラインレジスタに読み出されたデータを、シフトク
ロックに従ってシフトし出力端子に出力する。第３図に
クロックドインバータのより詳細な回路図を示す、第３
図において、３０１は入力データ信号、３０２はコント
ロール信号、３０３は出力データ信号である。図に示す
如くクロックドインバータはコントロール信号がハイレ
ベルの時に入力信号の反転信号を出力する。第４図にダ
ブルクロックドインバータのより詳細な回路図を示す。 第４図において、４０１は入力データ信号、４０２は第
１のコントロール信号、４０３は第２のコントロール信
号、４０４は出力データ信号である６図に示す如くダブ
ルクロックドインバータは第１と第２のコントロール信
号が共にハイレベルの時に入力信号の反転信号を出力す
る。 本実施例のマイクロコンピュータは１通常の動作時には
、クロック信号に従って命令コードをデータバスから命
令レジスタに格納して、さらにアドレスジェネレータに
送る６アドレスジエネレータは命令コードに応じてＲＯ
Ｍのアドレスを生成しアドレスデコーダへ出力する。Ｒ
ＯＭがら出力されたマイクロ命令はパイプラインレジス
タに保持される。マイクロ命令の一部はアドレスジェネ
レータに戻されて、次に実行されるマイクロ命令のアド
レスを指定する。残りのマイクロ命令はマイクロコンピ
ュータの各構成要素、図にはないがＡＬＵや各レジスタ
等を制御する。 良否判定の試験時には、まず一つのアドレスに対応する
マイクロ命令がクロック信号に従ってパイプラインレジ
スタに読み出された後、クロック信号は停止する。次に
、読み出されたマイクロ命令は、試験用のシフトクロッ
クに従って順にシフトされ試験用の出力端子に出力され
る。全てのマイクロ命令が出力端子に出力されると一つ
のアドレスに対する試験は終了である。このデータを試
験を全アドレスに対して行うことにより記憶回路の良否
を正確に判定することができる。 ［発明の効果］ 以上で述べたように本発明によれば記憶回路に記憶され
たマイクロ命令の全ての情報を正確に試験できるのでマ
イクロコンピュータの不良混入率を格段に改善すること
ができる。また試験手順や良否の判定方法も記憶回路の
内容を試験するだけなので、速く、かつ容易に行うこと
ができるという効果を有する。

【図面の簡単な説明】

第１図は１本発明によるマイクロコンピュータの一実施
例を示す回路図。 第２図は１本発明による出力回路を説明するためのより
詳細な回路図。 第３図は、クロックドインバータの詳細な回路図。 第４図は、ダブルクロツタドインバータの詳細な回路図
。 第５図は、従来のマイクロコンピュータの一例を示した
回路図。 １０１・・・データバス １０２・・・命令レジスタ １０３・・・アドレスジェネレータ １０４・・・アドレスデコーダ １０５・・・本発明による記憶回路であるＲＯＭ １０６・・・本発明による保持回路であるパイプライン
レジスタ １０７・・・マイクロ命令 １０８・・・本発明による出力回路であるデータシフト
回路 １０９・・・試験用のシフトクロック １１１・・・ＲＯＭの動作のタイミングを定めるクロッ
ク信号 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　を卯　雅　誉（他１名）第１０ 第２凶 第３０ 鰯＋口

Claims (1)

【特許請求の範囲】
1. マイクロ命令の制御により動作するマイクロプログラム
   方式のマイクロコンピュータにおいて、前記マイクロ命
   令を記憶する記憶回路と、前記記憶回路の出力を保持す
   る保持回路と、前記保持回路に読み出されたマイクロ命
   令を外部に出力する出力回路とを備えたことを特徴とす
   るマイクロコンピュータ。