JPH02864B2 - - Google Patents
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- JPH02864B2 JPH02864B2 JP56160546A JP16054681A JPH02864B2 JP H02864 B2 JPH02864 B2 JP H02864B2 JP 56160546 A JP56160546 A JP 56160546A JP 16054681 A JP16054681 A JP 16054681A JP H02864 B2 JPH02864 B2 JP H02864B2
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- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 238000010894 electron beam technology Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000013078 crystal Substances 0.000 description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 1
- 239000000395 magnesium oxide Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229920002554 vinyl polymer Polymers 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
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- H10D30/00—Field-effect transistors [FET]
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- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
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- H10D88/01—Manufacture or treatment
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の電極配線の集積密度を
飛躍的に向上させる半導体装置の製造方法に関す
るものである。
飛躍的に向上させる半導体装置の製造方法に関す
るものである。
近年、半導体装置の集積密度を高めるために、
絶縁基体表面に、もしくは半導体基体上に設けた
絶縁膜の表面に、多結晶もしくは非晶質のシリコ
ン膜を設け、当該膜にレーザー光もしくは電子ビ
ームを照射する等の手段によりこれを単結晶化す
る所謂SOI（silicon on insulator）技術が提案さ
れている。当該法によれば、単結晶層が多層に形
成できることから、装置の集積密度向上が期待で
きる。しかし、半導体装置においては、電極配線
に占める面積は全体の40％以上であり、SOI技術
を用いてトランジスタの能動領域を高密度化でき
たとしても配線の占める面積を低減できなければ
装置の高集積化は実現できない。
絶縁基体表面に、もしくは半導体基体上に設けた
絶縁膜の表面に、多結晶もしくは非晶質のシリコ
ン膜を設け、当該膜にレーザー光もしくは電子ビ
ームを照射する等の手段によりこれを単結晶化す
る所謂SOI（silicon on insulator）技術が提案さ
れている。当該法によれば、単結晶層が多層に形
成できることから、装置の集積密度向上が期待で
きる。しかし、半導体装置においては、電極配線
に占める面積は全体の40％以上であり、SOI技術
を用いてトランジスタの能動領域を高密度化でき
たとしても配線の占める面積を低減できなければ
装置の高集積化は実現できない。
従つて、装置の高集積化には配線を高密度化す
ることが不可欠である。
ることが不可欠である。
かかる目的のため、従来は配線パターンを２層
もしくは複数層に分けて形成することが行われて
いる。しかし、かかる方法は、半導体基板の表面
で、配線パターンを複数層に分けて行うことか
ら、集積密度をさらに高める。あるいは複雑なロ
ジツクを構成する等、大量の配線を行わなければ
ならない場合には装置の面積に限りがあることか
ら、配線パターンの幅を狭くする手法による外な
いのが現状である。
もしくは複数層に分けて形成することが行われて
いる。しかし、かかる方法は、半導体基板の表面
で、配線パターンを複数層に分けて行うことか
ら、集積密度をさらに高める。あるいは複雑なロ
ジツクを構成する等、大量の配線を行わなければ
ならない場合には装置の面積に限りがあることか
ら、配線パターンの幅を狭くする手法による外な
いのが現状である。
しかし最近絶縁基体もしくは半導体基体表面に
設けられた絶縁膜の表面に、多結晶シリコン膜を
設け、これをレーザー光もしくは電子ビームの照
射等の手段で瞬間的に溶融し当該膜を単結晶化す
る技術が検討されており、かかる手段を用いて当
該単結晶膜の下層に配設パターンが埋め込まれれ
ば、従来の半導体装置にみられた配線形成の困難
さを改善できると本発明者は考えた。以下、本発
明をMOSトランジスタに適用した場合を例とし
て、図を用いて説明する。
設けられた絶縁膜の表面に、多結晶シリコン膜を
設け、これをレーザー光もしくは電子ビームの照
射等の手段で瞬間的に溶融し当該膜を単結晶化す
る技術が検討されており、かかる手段を用いて当
該単結晶膜の下層に配設パターンが埋め込まれれ
ば、従来の半導体装置にみられた配線形成の困難
さを改善できると本発明者は考えた。以下、本発
明をMOSトランジスタに適用した場合を例とし
て、図を用いて説明する。
第１図は、本発明の一実施例を説明するための
図であり、各主要工程における半導体装置の断面
図である。図において、１は絶縁体基体、２は第
１の電極、３１，３２，３３は絶縁膜、３５はコ
ンタクトスルーホール、４は多結晶半導体膜、４
５は単結晶半導体膜、４７は不純物領域、５はレ
ーザ光もしくは電子ビームの照射方向、６１，６
５はイオンの飛来方向、７は第２の電極を、８は
第３の電極をそれぞれ示す。
図であり、各主要工程における半導体装置の断面
図である。図において、１は絶縁体基体、２は第
１の電極、３１，３２，３３は絶縁膜、３５はコ
ンタクトスルーホール、４は多結晶半導体膜、４
５は単結晶半導体膜、４７は不純物領域、５はレ
ーザ光もしくは電子ビームの照射方向、６１，６
５はイオンの飛来方向、７は第２の電極を、８は
第３の電極をそれぞれ示す。
今、一例としてＮチヤネルトランジスタを作る
場合について説明する。また絶縁体基体１とし
て、非晶質石英基板を使用して、製造工程を順を
追つて説明する。まず、第１図ａの如く基体１上
に第１の電極２が通常のフオトエツチング技術を
用いて形成される。当該電極の材質としては、リ
ン、ヒ素等のＮ型不純物を高濃度に含むポリシリ
コンもしくはタングステン、モリブデン、チタ
ン、白金等の少くとも1000℃の熱処理に耐え得る
いずれか一種もしくは複数の金属を用いるのが好
ましい。
場合について説明する。また絶縁体基体１とし
て、非晶質石英基板を使用して、製造工程を順を
追つて説明する。まず、第１図ａの如く基体１上
に第１の電極２が通常のフオトエツチング技術を
用いて形成される。当該電極の材質としては、リ
ン、ヒ素等のＮ型不純物を高濃度に含むポリシリ
コンもしくはタングステン、モリブデン、チタ
ン、白金等の少くとも1000℃の熱処理に耐え得る
いずれか一種もしくは複数の金属を用いるのが好
ましい。
次にSiO2もしくはSi3N4等の物質からなる非晶
質絶縁膜３１が、前記基体１および電極２の表面
に設けられた後、電極２の表面の絶縁膜３１の所
望の一部が選択的に除去され、コンタクトホール
３５が形成される（第１図ｂ）。
質絶縁膜３１が、前記基体１および電極２の表面
に設けられた後、電極２の表面の絶縁膜３１の所
望の一部が選択的に除去され、コンタクトホール
３５が形成される（第１図ｂ）。
次に、MOSトランジスタのアクテイブ領域を
形成するべく、少くとも前記のコンタクトホール
３５をおおう領域に、多結晶もしくは非晶質シリ
コン膜４が選択的に設けられ、続いて当該シリコ
ン膜４の表面もしくは当該シリコン膜４を含む前
記半導体基体１の表面に、レーザー光もしくは電
子ビーム５が照射され、シリコン膜４が再結晶化
し、単結晶もしくは単結晶に近いシリコン膜４５
になる（第１図ｃ）。当該シリコン膜４の好まし
い膜厚は0.3〜0.5ミクロンである。当該膜厚に対
するレーザー光の好ましい波長は0.5〜１ミクロ
ンであり、シリコン膜４の光吸収効率を増加する
べく、当該膜表面にSiO2等の膜を設けても良く、
また電極２が溶融もしくはシリコン膜４と反応す
る等の場合には、電極２をおおう表面領域にもシ
リコン膜４を設け、単結晶化する処理を行つた後
に不要のシリコン膜領域を選択除去すれば良い。
また電子ビームを照射する場合、チヤージアツプ
を防止するためシリコン膜４の表面に絶縁膜を介
して導電性電極を設けると良い結果を得る。
形成するべく、少くとも前記のコンタクトホール
３５をおおう領域に、多結晶もしくは非晶質シリ
コン膜４が選択的に設けられ、続いて当該シリコ
ン膜４の表面もしくは当該シリコン膜４を含む前
記半導体基体１の表面に、レーザー光もしくは電
子ビーム５が照射され、シリコン膜４が再結晶化
し、単結晶もしくは単結晶に近いシリコン膜４５
になる（第１図ｃ）。当該シリコン膜４の好まし
い膜厚は0.3〜0.5ミクロンである。当該膜厚に対
するレーザー光の好ましい波長は0.5〜１ミクロ
ンであり、シリコン膜４の光吸収効率を増加する
べく、当該膜表面にSiO2等の膜を設けても良く、
また電極２が溶融もしくはシリコン膜４と反応す
る等の場合には、電極２をおおう表面領域にもシ
リコン膜４を設け、単結晶化する処理を行つた後
に不要のシリコン膜領域を選択除去すれば良い。
また電子ビームを照射する場合、チヤージアツプ
を防止するためシリコン膜４の表面に絶縁膜を介
して導電性電極を設けると良い結果を得る。
さらに、シリコン膜４が基体１の表面全域に設
けられた後にレーザー光もしくは電子ビームを照
射し、当該膜を単結晶もしくはこれに近い膜と成
し、続いて選択的にパターンを形成して良いこと
は言うまでもない。
けられた後にレーザー光もしくは電子ビームを照
射し、当該膜を単結晶もしくはこれに近い膜と成
し、続いて選択的にパターンを形成して良いこと
は言うまでもない。
コンタクトホール３５を介して単結晶シリコン
膜４５の電極２に接する部分は単結晶とはなり難
いため、MOSトランジスタのゲート領域は当該
コンタクトホールから２〜３ミクロン程度離れた
位置に形成するのが好ましい。
膜４５の電極２に接する部分は単結晶とはなり難
いため、MOSトランジスタのゲート領域は当該
コンタクトホールから２〜３ミクロン程度離れた
位置に形成するのが好ましい。
次に、単結晶シリコン膜４５の表面に絶縁膜３
２が形成されると共に、当該シリコン膜４５の不
純物濃度を制御するべくボロンイオン６１がイオ
ン打込みされ、続いて熱処理が行われる。（図
ｄ）。
２が形成されると共に、当該シリコン膜４５の不
純物濃度を制御するべくボロンイオン６１がイオ
ン打込みされ、続いて熱処理が行われる。（図
ｄ）。
当該絶縁膜３２は単結晶シリコン膜４５を酸化
したSiO2を用いるのが最も簡単で良い結果を得
る。また、当該ボロンイオン打込みは、多結晶も
しくは非晶質シリコン膜４の形成時に所望量のボ
ロンを導入すれば省くことができる。
したSiO2を用いるのが最も簡単で良い結果を得
る。また、当該ボロンイオン打込みは、多結晶も
しくは非晶質シリコン膜４の形成時に所望量のボ
ロンを導入すれば省くことができる。
次に第３の電極７が通常のフオトエツチング技
術を用いて形成され、続いて当該電極７をマスク
として単結晶膜４５にリン、ヒ素等のＮ型不純物
６５がイオン打込みされ（図ｅ）熱処理を経て前
記単結晶シリコン膜４５の一部にソース・ドレン
となるNT領域４７が形成される（図ｆ）。電極７
の材質としては、多結晶シリコンもしくはこれを
単結晶化せしめた膜、もしくはモリブデン、チタ
ン、白金、タングステン等の金属のいずれかを用
いることができる。
術を用いて形成され、続いて当該電極７をマスク
として単結晶膜４５にリン、ヒ素等のＮ型不純物
６５がイオン打込みされ（図ｅ）熱処理を経て前
記単結晶シリコン膜４５の一部にソース・ドレン
となるNT領域４７が形成される（図ｆ）。電極７
の材質としては、多結晶シリコンもしくはこれを
単結晶化せしめた膜、もしくはモリブデン、チタ
ン、白金、タングステン等の金属のいずれかを用
いることができる。
次に、絶縁膜３３が設けられた後に、電極７お
よびN+領域４７の表面の当該絶縁膜の一部が選
択的に除去され、続いて第３の電極８が形成され
ｎチヤネルMOSトランジスタが形成される（図
ｇ）。理解を深めるために、第１図ｇに示す構造
のトランジスタを平面図にすると例えば第２図に
示す如くなる。図において、第１図と同記号は同
一物質を示しており、第１図ｇに示された構造は
当該図の一点鎖線にそつた断面を示している。
よびN+領域４７の表面の当該絶縁膜の一部が選
択的に除去され、続いて第３の電極８が形成され
ｎチヤネルMOSトランジスタが形成される（図
ｇ）。理解を深めるために、第１図ｇに示す構造
のトランジスタを平面図にすると例えば第２図に
示す如くなる。図において、第１図と同記号は同
一物質を示しており、第１図ｇに示された構造は
当該図の一点鎖線にそつた断面を示している。
第１図、第２図で説明した半導体装置は、絶縁
基体表面に第１の電極２を形成した後にトランジ
スタの能動領域となる単結晶もしくはこれに近い
シリコン膜を形成するのが特徴であり、トランジ
スタのソースもしくはドレンとなるN+領域４７
の少くとも一方は第１の電極２を用いて接続され
るため、当該構造から成る半導体装置の表面での
配線の自由度が大幅に改善されることは明らかで
ある。
基体表面に第１の電極２を形成した後にトランジ
スタの能動領域となる単結晶もしくはこれに近い
シリコン膜を形成するのが特徴であり、トランジ
スタのソースもしくはドレンとなるN+領域４７
の少くとも一方は第１の電極２を用いて接続され
るため、当該構造から成る半導体装置の表面での
配線の自由度が大幅に改善されることは明らかで
ある。
また上記説明では絶縁基体として、非晶質石英
を用いたが、表面に非晶質絶縁膜もしくは
Al2O3、マグネシアスビネル等の単結晶絶縁膜を
設けた単結晶シリコンを基体として用いても、本
発明が適用できることは明らかである。
を用いたが、表面に非晶質絶縁膜もしくは
Al2O3、マグネシアスビネル等の単結晶絶縁膜を
設けた単結晶シリコンを基体として用いても、本
発明が適用できることは明らかである。
第１図は、本発明の一実施例を説明するための
主要工程における半導体装置の断面図を示す。ま
た第２図は第１図ｇの平面図を示す。 図において、１は絶縁体基体、２は第１の電
極、３１，３２，３３は絶縁膜、３５はコンタク
トスルーホール、４は多結晶半導体膜、４５は単
結晶半導体膜、４７は不純物領域、５はレーザー
光もしくは電子ビームの照射方向、６１，６５は
イオンの飛来方向、７は第２の電極、８は第３の
電極をそれぞれ示す。
主要工程における半導体装置の断面図を示す。ま
た第２図は第１図ｇの平面図を示す。 図において、１は絶縁体基体、２は第１の電
極、３１，３２，３３は絶縁膜、３５はコンタク
トスルーホール、４は多結晶半導体膜、４５は単
結晶半導体膜、４７は不純物領域、５はレーザー
光もしくは電子ビームの照射方向、６１，６５は
イオンの飛来方向、７は第２の電極、８は第３の
電極をそれぞれ示す。
Claims (1)
- １ 絶縁基体上に電極パターンを形成し、次いで
該電極パターン表面もしくは該電極パターンを含
む前記絶縁基体表面に絶縁膜を設け、次いで電極
パターン上の絶縁膜の一部を選択除去しコンタク
トスルーホールを形成し、続いて該コンタクトス
ルーホールに少くとも重なるべく前記電極パター
ン上もしくは前記電極パターンを含む絶縁体基体
表面に、多結晶もしくは非晶質シリコンから成る
膜を設け、これをパターン化し、続いてレーザー
光もしくは電子ビームを照射し前記多結晶もしく
は非晶質シリコン膜を再結晶化するか、あるいは
前記多結晶もしくは非晶質シリコンから成る膜を
設けた後レーザー光もしくは電子ビームを照射し
前記多結晶もしくは非晶質シリコン膜を再結晶化
し、これをパターン化することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160546A JPS5878455A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160546A JPS5878455A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878455A JPS5878455A (ja) | 1983-05-12 |
| JPH02864B2 true JPH02864B2 (ja) | 1990-01-09 |
Family
ID=15717317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56160546A Granted JPS5878455A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878455A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6054425A (ja) * | 1983-09-05 | 1985-03-28 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| JPS60200564A (ja) * | 1984-03-24 | 1985-10-11 | Mitsubishi Electric Corp | 薄膜半導体素子集積回路装置 |
| JPS6163018A (ja) * | 1984-09-04 | 1986-04-01 | Agency Of Ind Science & Technol | Ｓｉ薄膜結晶層の製造方法 |
| JPS61234088A (ja) * | 1985-04-10 | 1986-10-18 | Agency Of Ind Science & Technol | レ−ザ光照射装置 |
| JPH0824193B2 (ja) * | 1990-10-16 | 1996-03-06 | 工業技術院長 | 平板型光弁駆動用半導体装置の製造方法 |
| KR101594335B1 (ko) * | 2007-12-03 | 2016-02-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
-
1981
- 1981-10-08 JP JP56160546A patent/JPS5878455A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5878455A (ja) | 1983-05-12 |
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