JPH0273669A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0273669A JPH0273669A JP22449388A JP22449388A JPH0273669A JP H0273669 A JPH0273669 A JP H0273669A JP 22449388 A JP22449388 A JP 22449388A JP 22449388 A JP22449388 A JP 22449388A JP H0273669 A JPH0273669 A JP H0273669A
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- JP
- Japan
- Prior art keywords
- layer
- polycrystalline
- ion implantation
- polycrystalline silicon
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電極層を有した半導体装置に関し、特にゲート
電極にいわゆるポリサイド構造を採用したＭＯＳ）ラン
ジスタ等の半導体装置に関する。
電極にいわゆるポリサイド構造を採用したＭＯＳ）ラン
ジスタ等の半導体装置に関する。
本発明は、多結晶シリコン層と高融点金属シリサイド層
を積層したいわゆるポリサイド構造のゲート電極を有す
る半導体装置において、上記高融点金属シリサイド層を
さらに多結晶相とアモルファス相とが積層された構造と
することにより、多結晶シリコンとの密着性に優れ、低
抵抗であり、イオン注入に対する阻止能の高いゲート電
極を提供を図るものである。
を積層したいわゆるポリサイド構造のゲート電極を有す
る半導体装置において、上記高融点金属シリサイド層を
さらに多結晶相とアモルファス相とが積層された構造と
することにより、多結晶シリコンとの密着性に優れ、低
抵抗であり、イオン注入に対する阻止能の高いゲート電
極を提供を図るものである。
従来、ＭＯ３型トランジスタにおけるゲート電極の最も
一般的な材料は多結晶シリコンである。
一般的な材料は多結晶シリコンである。
近年ではさらにゲート電極の抵抗を下げるために、多結
晶シリコンとシリサイドの二層構造であるいわゆるポリ
サイド構造が採用されている〔例えば、「日経マイクロ
デバイスＪ、１９８８年１月号第５２頁〜第５５頁、（
日経マグロウヒル社発行）参照〕。第２図に、このポリ
サイド構造を有するＭＯ３型トランジスタの一例を示す
。この図は、予め素子分離領域（１２）とゲート酸化膜
（１３）が形成された半導体基板（１１）上にパターニ
ングにより選沢的にゲート電極（１４）が形成され、該
ゲート電極（１４）をマスクとしたイオン注入によりソ
ースおよびドレインとなる不純物領域（１５）が形成さ
れたＭＯ８型トランジスタを示す。上記ゲート電極（１
４）は、多結晶シリコン層（１６）とシリサイド層（１
７）が順次積層されたポリサイド構造となっている。上
記シリサイドＩＩ（１７）の材料としてはタングステン
・シリサイド等が用いられている。
晶シリコンとシリサイドの二層構造であるいわゆるポリ
サイド構造が採用されている〔例えば、「日経マイクロ
デバイスＪ、１９８８年１月号第５２頁〜第５５頁、（
日経マグロウヒル社発行）参照〕。第２図に、このポリ
サイド構造を有するＭＯ３型トランジスタの一例を示す
。この図は、予め素子分離領域（１２）とゲート酸化膜
（１３）が形成された半導体基板（１１）上にパターニ
ングにより選沢的にゲート電極（１４）が形成され、該
ゲート電極（１４）をマスクとしたイオン注入によりソ
ースおよびドレインとなる不純物領域（１５）が形成さ
れたＭＯ８型トランジスタを示す。上記ゲート電極（１
４）は、多結晶シリコン層（１６）とシリサイド層（１
７）が順次積層されたポリサイド構造となっている。上
記シリサイドＩＩ（１７）の材料としてはタングステン
・シリサイド等が用いられている。
ところで上述のポリサイド構造に適用されるタングステ
ン・シリサイドは、たとえば３６０°Ｃ程度の比較的低
い温度でＷＦ、をＳｉＨ４により還元しながら気相成長
させることにより成膜されている。このようにして生成
したタングステン・シリサイド（以下、ＷＳｉ、と称す
る。）はアモルファス相を示し、イオン注入に対する阻
止能が高い。
ン・シリサイドは、たとえば３６０°Ｃ程度の比較的低
い温度でＷＦ、をＳｉＨ４により還元しながら気相成長
させることにより成膜されている。このようにして生成
したタングステン・シリサイド（以下、ＷＳｉ、と称す
る。）はアモルファス相を示し、イオン注入に対する阻
止能が高い。
このような性質は、ゲート電極（１４）をマスクとして
イオン注入を行うセルファライン技術によりソース、ド
レインを形成する等の目的には好都合である。
イオン注入を行うセルファライン技術によりソース、ド
レインを形成する等の目的には好都合である。
しかし、このアモルファスＷＳ ｉｘは多結晶シリコン
との密着性に劣り、厚い膜厚で形成した場合には、シリ
サイドｉ （１７）が多結晶シリコン１（１６）から剥
離し、その膜厚は薄いものしか形成できない。
との密着性に劣り、厚い膜厚で形成した場合には、シリ
サイドｉ （１７）が多結晶シリコン１（１６）から剥
離し、その膜厚は薄いものしか形成できない。
一方、ＳＩＨ，（１，とＷ Ｆ ｈ を用いたプロセ
スで６００°Ｃ程の高温でＣＶＤＷＳｉ、を形成した時
では、多結晶相のＷＳｌヨができ、下地の熱酸化膜や多
結晶シリコン層に対する密着性は向上するが、多結晶相
であるために、イオン注入に対する阻止能が低くなる。
スで６００°Ｃ程の高温でＣＶＤＷＳｉ、を形成した時
では、多結晶相のＷＳｌヨができ、下地の熱酸化膜や多
結晶シリコン層に対する密着性は向上するが、多結晶相
であるために、イオン注入に対する阻止能が低くなる。
また、この高温のＷＳｌ８のプロセスは、反応律速領域
で成長させているため、ウェハーの面内の温度のばらつ
きで膜厚や組成比が大きく変化する。
で成長させているため、ウェハーの面内の温度のばらつ
きで膜厚や組成比が大きく変化する。
そこで本発明は、上述の問題点を解決し、多結晶シリコ
ン層との密着性に優れ、低抵抗であり、かつイオン注入
に対する阻止能に優れた電極層を有する半導体装置の提
供を目的とする。
ン層との密着性に優れ、低抵抗であり、かつイオン注入
に対する阻止能に優れた電極層を有する半導体装置の提
供を目的とする。
本発明にかかる半導体装置は、上述の目的を達成するた
めに提案されるものであり、多結晶半導体層と高融点金
属シリサイドを積層した電極層を有するものであって、
前記高融点金属シリサイド層が多結晶相とアモルファス
相とが積層された構造とされたことを特徴とするもので
ある。
めに提案されるものであり、多結晶半導体層と高融点金
属シリサイドを積層した電極層を有するものであって、
前記高融点金属シリサイド層が多結晶相とアモルファス
相とが積層された構造とされたことを特徴とするもので
ある。
本発明にかかる半導体装置は、多結晶相の高融点金属シ
リサイド層とアモルファス相の高融点金属シリサイド層
の異なる性質を組合せ、各々の長所を相補的に利用した
ものである。
リサイド層とアモルファス相の高融点金属シリサイド層
の異なる性質を組合せ、各々の長所を相補的に利用した
ものである。
ここで、高融点金属シリサイド層をタングステンシリサ
イド層として説明すると、多結晶シリコン層の上にシリ
サイド層を積層するにあたり、該多結晶シリコンとの密
着性に優れた多結晶相のＷＳｌ、を敷いて密着性を確保
する。しかし、この多結晶ＷＳ＋、のみではイオン注入
に対する阻止能が不十分であり、この上にさらにイオン
注入に対する阻止能の高いアモルファスＷＳｉ、を積層
する。このアモルファスＷＳｉ、ｌは、密着性が既にそ
の下地である多結晶ＷＳｉ、により確保されているため
、厚く形成することができる。
イド層として説明すると、多結晶シリコン層の上にシリ
サイド層を積層するにあたり、該多結晶シリコンとの密
着性に優れた多結晶相のＷＳｌ、を敷いて密着性を確保
する。しかし、この多結晶ＷＳ＋、のみではイオン注入
に対する阻止能が不十分であり、この上にさらにイオン
注入に対する阻止能の高いアモルファスＷＳｉ、を積層
する。このアモルファスＷＳｉ、ｌは、密着性が既にそ
の下地である多結晶ＷＳｉ、により確保されているため
、厚く形成することができる。
このように、従来のポリサイド構造におけるシリサイド
層をさらに二層構造とすることにより、後の熱処理をへ
ても剥離を起こさず、かつ低抵抗でイオン注入に対する
阻止能の高い、良好な電極層を形成することが可能とな
る。
層をさらに二層構造とすることにより、後の熱処理をへ
ても剥離を起こさず、かつ低抵抗でイオン注入に対する
阻止能の高い、良好な電極層を形成することが可能とな
る。
以下、本発明をＭＯ３型トランジスタのゲート電極に適
用した例を第１図を参照しながら説明する。
用した例を第１図を参照しながら説明する。
この図は、予め素子分Ｒ２Ｍ域（２）とゲート酸化膜（
３）が形成された半導体基板（１）上にパターニングに
より選択的にゲート電極（４）が形成され、該ゲート電
極（４）をマスクとしたイオン注入によりソースおよび
ドレインとなる不純物領域（５）が形成されたＭＯ３型
トランジスタを示す。上記ゲ−ト電極（４）は、多結晶
シリコン層（６）とシリサイドＮ（７）が順次積層され
たポリサイド構造となっている。上記シリサイド層（７
）は、さらに多結晶ＷＳｉｗ層（７ａ）とアモルファス
ＷＳ ｉ 、 １ｍ（７ｂ）の二層構造とされている。
３）が形成された半導体基板（１）上にパターニングに
より選択的にゲート電極（４）が形成され、該ゲート電
極（４）をマスクとしたイオン注入によりソースおよび
ドレインとなる不純物領域（５）が形成されたＭＯ３型
トランジスタを示す。上記ゲ−ト電極（４）は、多結晶
シリコン層（６）とシリサイドＮ（７）が順次積層され
たポリサイド構造となっている。上記シリサイド層（７
）は、さらに多結晶ＷＳｉｗ層（７ａ）とアモルファス
ＷＳ ｉ 、 １ｍ（７ｂ）の二層構造とされている。
上記多結晶ＷＳｉｘ層（７ａ）は、たとえば６００°Ｃ
の比較的高い温度条件下でＷＦ、を５ｉＨｚＣｆ□で還
元しながら気相成長させることにより成膜することがで
きる。多結晶ＷＳｉｘはイオン注入に対する阻止能がア
モルファスＷＳｉ、に比べて劣るものの、多結晶シリコ
ンに対する密着性では優れている。
の比較的高い温度条件下でＷＦ、を５ｉＨｚＣｆ□で還
元しながら気相成長させることにより成膜することがで
きる。多結晶ＷＳｉｘはイオン注入に対する阻止能がア
モルファスＷＳｉ、に比べて劣るものの、多結晶シリコ
ンに対する密着性では優れている。
ここで、上述のようなＭＯ３型トランジスタを製造する
には、まず半導体基板（１）上に素子分離領域（２）と
ゲート酸化膜（３）を形成し、その上に多結晶シリコン
層（６）を形成する。そして、その多結晶シリコン層（
６）上に、まず６００°Ｃ程度の高温にて多結晶ＷＳｉ
ｘをたとえばＣＶＤにより成長させる。このときの膜厚
は、多結晶シリコン層との密着性が確保される程度に選
べば良く、通常は５００人程度で十分である。続いて３
６０℃程度の低温にてアモルファスＷＳｉ、ｌをたとえ
ばＣＶＤにより成長させる。このときの膜厚は大きいほ
どゲート電極の抵抗の低減が可能となるが、半導体装置
の所望の特性に応じて適宜設定すれば良い。
には、まず半導体基板（１）上に素子分離領域（２）と
ゲート酸化膜（３）を形成し、その上に多結晶シリコン
層（６）を形成する。そして、その多結晶シリコン層（
６）上に、まず６００°Ｃ程度の高温にて多結晶ＷＳｉ
ｘをたとえばＣＶＤにより成長させる。このときの膜厚
は、多結晶シリコン層との密着性が確保される程度に選
べば良く、通常は５００人程度で十分である。続いて３
６０℃程度の低温にてアモルファスＷＳｉ、ｌをたとえ
ばＣＶＤにより成長させる。このときの膜厚は大きいほ
どゲート電極の抵抗の低減が可能となるが、半導体装置
の所望の特性に応じて適宜設定すれば良い。
−例として１５００人程度にできる。この後、通常のＭ
Ｏ３型トランジスタの製造工程にしたがって、ゲート電
極（４）のパターニング、イオン注入、アニール等を行
えば良い。
Ｏ３型トランジスタの製造工程にしたがって、ゲート電
極（４）のパターニング、イオン注入、アニール等を行
えば良い。
このような構造を有する本実施例の半導体装置は、多結
晶シリコン層（６）上に多結晶ＷＳｉ２層（７ａ）が形
成されるため、その密着性が向上する。
晶シリコン層（６）上に多結晶ＷＳｉ２層（７ａ）が形
成されるため、その密着性が向上する。
そして、その多結晶ＷＳｉｘ層（７ａ）にはアモルファ
スＷＳ ｉ 、 Ｎ（７ｂ）のが形成されることから、
イオン注入の阻止能が向上する。また、多結晶ＷＳｉ
−層（７ａ）を相対的に薄く形成でき、製造工程におけ
るゲート電極全体としての膜厚分布のばらつきは±２％
程度に抑えられ、制御性も良好にされる。
スＷＳ ｉ 、 Ｎ（７ｂ）のが形成されることから、
イオン注入の阻止能が向上する。また、多結晶ＷＳｉ
−層（７ａ）を相対的に薄く形成でき、製造工程におけ
るゲート電極全体としての膜厚分布のばらつきは±２％
程度に抑えられ、制御性も良好にされる。
なお、上述の多結晶ＷＳ ｉ、は酸化シリコンに対して
も良好な密着性を有するため、たとえば上記多結晶シリ
コン層（６）を介さずに直接上記ゲート酸化膜（３）上
に被着形成することも可能である。
も良好な密着性を有するため、たとえば上記多結晶シリ
コン層（６）を介さずに直接上記ゲート酸化膜（３）上
に被着形成することも可能である。
〔発明の効果］
以上の説明からも明らかなように、本発明を適用すれば
、ポリサイド構造を有するゲート電極のシリサイド層が
、多結晶シリコン層に対する密着性とイオン注入に対す
る阻止能を良好に維持したまま厚く、均一に、制御性良
く被着形成される。
、ポリサイド構造を有するゲート電極のシリサイド層が
、多結晶シリコン層に対する密着性とイオン注入に対す
る阻止能を良好に維持したまま厚く、均一に、制御性良
く被着形成される。
したがって、製造工程において剥離等を起こさず、抵抗
の低いゲート電極が得られ、高品質の半導体装置の提供
が可能となる。
の低いゲート電極が得られ、高品質の半導体装置の提供
が可能となる。
【図面の簡単な説明】
第１図は本発明を適用したＭＯ３型トランジスタの一例
を示す概略断面図である。第２図はゲート電極にポリサ
イド構造を有する従来の一般的なＭＯ３型トランジスタ
の一例を示す概略断面図である。 半導体基板 素子分離領域 ゲート酸化膜 ゲート電極 不純物領域 多結晶シリコン層 シリサイド層 多結晶Ｗ Ｓ ｉ＊ Ｉｌ！ アモルファスＷＳｉＩ１層
を示す概略断面図である。第２図はゲート電極にポリサ
イド構造を有する従来の一般的なＭＯ３型トランジスタ
の一例を示す概略断面図である。 半導体基板 素子分離領域 ゲート酸化膜 ゲート電極 不純物領域 多結晶シリコン層 シリサイド層 多結晶Ｗ Ｓ ｉ＊ Ｉｌ！ アモルファスＷＳｉＩ１層
Claims (1)
- 【特許請求の範囲】 多結晶半導体層と高融点金属シリサイドを積層した電
極層を有する半導体装置において、 前記高融点金属シリサイド層が多結晶相とアモルファス
相とが積層された構造とされてなることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22449388A JPH0273669A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22449388A JPH0273669A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273669A true JPH0273669A (ja) | 1990-03-13 |
Family
ID=16814660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22449388A Pending JPH0273669A (ja) | 1988-09-09 | 1988-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273669A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
| KR100745604B1 (ko) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
-
1988
- 1988-09-09 JP JP22449388A patent/JPH0273669A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6103606A (en) * | 1996-09-21 | 2000-08-15 | United Microelectronics Corp. | Method of fabricating a word line |
| GB2319658B (en) * | 1996-09-21 | 2001-08-22 | United Microelectronics Corp | Method of fabricating a word line |
| KR100745604B1 (ko) * | 2006-07-03 | 2007-08-02 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
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