JPH0263270A

JPH0263270A - 画像処理回路

Info

Publication number: JPH0263270A
Application number: JP21470188A
Authority: JP
Inventors: Kenji Kamiya; 賢治神谷
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-08-29
Filing date: 1988-08-29
Publication date: 1990-03-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は画像処理回路に関し、詳細には、画像フィルタ
によりフィルタ処理する画像処理回路に関する。

（従来の技術）従来より、ファクシミリ装置、デジタルコピアさらには
ビデオカメラ等のラスター型の多値画像を取り扱う装置
においては、画像フィルタによる各種フィルタ処理を行
っている。

すなわち、原画像が網点画像である場合、その網点のピ
ッチと、原画像を読み取る光電変換手段の光電変換素子
のピッチが同等程度であると、出力画像データに干渉に
よるビートが発生して画質が劣化する。また、デイザ法
による中間調処理を行う場合、デイザマトリックスのセ
ルサイズと原画像の網点サイズが近時すると、ビートが
発生し、画質が劣化する。このような場合、画像をシャ
ープにするエッヂ強調処理や逆に画像を滑らかにするス
ムージング処理（平滑化処理）等の画像処理が行われる
。

このような従来の画像処理回路としては、例えば、第１
１図に示すような画像処理回路１がある。

この画像処理回路ｌは、ラインメモリ２、遅延回路３．
４、加算器５．６．７および平均値回路８等を備えてお
り、ラインメモリ２および遅延回路３．４により２×２
の空間フィルタを形成している。いま、現ラインデータ
が遅延回路３および加算器５に多値データＤおよび多値
データＣとして入力され、ラインメモリ２で１ライン分
遅延された前ラインデータが遅延回路４および加算器６
に多値データＢおよび多値データＡとして入力されてい
るとする。このとき、第１２図に示すように多値データ
Ａ、Ｂ、Ｃ，Ｄにより２×２の空間フィルタが形成され
ており、画像処理回路１は多値データＤを注目画素とし
て、、／ＩＤ　＝　−（Ａ　＋　Ｂ　＋　Ｃ＋　Ｄ　）とのスムー
ジング（平滑化）処理を行う。

しかし、２×２の空間フィルタでは４画素の平均しか得
られず、十分な平滑化を行うことができない。

そこで、従来、リアルタイムで画像処理を行うために、
２個のラインメモリと、６個の遅延回路を用いて第１３
図に示すような３×３の空間フィルタを形成し、巳を注
目画素として多くの積和回路により各画素の多値データ
を〜　　　ＩＥ＝　　　　（Ａ十Ｂ＋Ｃ＋Ｄ＋Ｆ＋Ｇ＋Ｈ＋　Ｉ）な
る演算処理を行ってスムージング処理を行ったり、また
、成る演算処理を行ってエッヂ強調処理を行っている。ま
た、必要な場合には、ラインメモリと遅延回路を増加し
、さらに規模の大きな空間フィルタを形成して画像処理
をおこなっている。

（発明が解決しようとする課題）しかしながら、このような従来の画像処理回路にあって
は、適切な画像処理をリアルタイムに行うのに３×３の
空間フィルタあるいは、それ以上の空間フィルタを形成
して画像処理を行っていたため、ラインメモリや遅延回
路を多く必要とし、また、それに応じて多くの積和回路
を必要とするために、回路規模が大きくなり、画像処理
回路が大型化するとともに、画像処理回路が高価なもの
になるという問題があった。

（発明の目的）そこで、本発明は、注目画素のフィルタ処理したデータ
をその注目画素の前のラインのラインメモリおよび注目
画素のラインの前の遅延回路に戻すことにより、フィル
タ処理機能を向上させて、回路規模を小型化し、画像処
理回路を小型化するとともに、低価格化することを目的
としている。

（発明の構成）本発明は、上記目的を達成するため、多値データを記憶
するラインメモリと遅延回路を有し、現ラインの多値デ
ータと、ラインメモリから読み出した多値データと、こ
のラインメモリからの多値データを遅延回路で遅延させ
た多値データと、によりｍ×ｎの空間フィルタを形成し
、所定の注目画素に対して所定のフィルタ処理を施す画
像処理回路において、フィルタ処理後の注目画素の多値
データを、前記注目画素に位置するラインより前のライ
ンのラインメモリの同一列位置の画素のアドレスに書き
込むとともに、該注目画素のラインの遅延回路のうち注
目画素より前の列の画素の遅延回路に戻すことを特徴と
するものである。

以下、本発明の実施例に基づいて具体的に説明する。

第１図〜第５図は本発明の画像処理回路の第１実施例を
示す図であり、平滑化回路に適用したものである。

第１図において、１１は画像処理回路としての平滑化回
路であり、画像処理回路１１はラインバッファ１２、遅
延回路１３．１４、乗算器１５．１６．１７および平均
値回路１８等を備えている。

画像処理回路１１は、図外の光電変換素子等の画像読取
手段でライン毎に読み取られ、多値のデジタル値に変換
された画素データを取り扱う。

ラインバッファ１２は１ライン分の画素データを格納し
、先に書き込まれた画素データから順次読み出すととも
に、読み出した同じアドレス位置に次の画素データを書
き込む。このラインバッファ１２から読み出された画素
データは遅延回路１３に出力され、画素データの読み出
された後には平均値回路１８の出力する画素データ、す
なわち画像処理回路１１の処理データが書き込まれる。

遅延回路１３はラインバッファ１２から入力される画素
データを１画素分遅延させて加算器１５に出力し、乗算
器１５には遅延回路１３の出力する画素データａとライ
ンバッファ１２の出力する画素データｂが入力される。

乗算器１５はこれら両画素データａ、ｂを加算して加算
Ｈ１７に出力し、加算器１７には加算器１６の出力する
画素データが入力されている。

一方、遅延回路１４には平均値回路１８の出力する画素
データ（処理データ）が入力され、遅延回路１４はこの
画素データを１画素分遅延して画素データＣを加算器１
６に出力する。加算器１６には、また、上記図外の画像
読取手段で読み取り、多値変換した現ラインの画素デー
タｄが入力されており、加算器１６は画素データＣと画
素データｄを加算して加算器１７に出力する。加算器１
７は前記加算器１５の加算値と加算器１６の加算値とを
加算して平均値回路１８に出力し、平均値回路１８は、
次式に示すように、加算器１７から入力される加算値の
平均値をとって画素データｄを注目画素とする処理デー
タｄを出力する。

したがって、画像処理回路１１はラインバッファ１２、
遅延回路１３および遅延回路１４により画素データｃ、
ｄを現ラインの画素データとし、画素データａ、ｂを前
ラインの画素データとする第２図に示すような２×２の
空間フィルタを形成し、画素データｄを注目画素として
（１）式に示すフィルタ処理を施して処理画像データｄ
を出力する。

次に、作用を説明する。

いま、画像クロックに同期して現ラインの画素データｃ
、ｄが加算器１６に入力され、前ラインの画素データａ
、ｂが加算器１５に人力されると、加算器１６および加
算器１５はそれぞれ現ラインデータｃ、ｄの和（ｃ＋ｄ
）および前ラインデータａ、ｂの和（ａ＋ｂ）を加算器
１７に出力し、加算器１７は加算器１５および加算器１
６からの加算値の和（ａ＋ｂ＋ｃ＋ｄ）を平均値回路１
８に出力する。平均値回路１８は加算器１７の加算値の
平均値を演算し、画素データｄを注目画素とする処理デ
ータｄをラインバッファ１２および遅延回路１４に出力
する。したがって、遅延回路１４の出力する現ラインの
画素デー°りＣ１ラインバッファ１２および遅延回路１
３の出力する前ラインの画素データｂ、ａは画像処理回
路１１によりフィルタ処理された処理データであり、こ
れらの処理データをａ、ｂ、ｃで示すと、第２図に示し
た空間フィルタは、第３図のように示すことができる。

また、これら画素データτ、ｂ、ｃ、ｄ、ｃ、ｄの関係
を画素クロックとともに表示すると、第４図のように示
すことができる。

その結果、空間フィルタを形成しフィルタ処理に供され
る各画素データの係数が同一の場合、従来のようにフィ
ルタ処理後の画素データを空間フィルタを形成する画素
データとして巡回させない非巡回型であると、第５図（
ａ）に示すように、空間フィルタの各画素データは各々
１／４の重みとなるが、本発明のように処理データを空
間フィルタを形成する画素データとして巡回させると、
第５図（ｂ）に示すような重みづけをされたものとなる
。この場合、フィルタ処理に対する４画素の寄与は約４
０％程度であり、残り６０％程度は、その外部の画素か
らの寄与である。したがって、画像処理回路１１は２×
２の空間フィルタを形成してフィルタ処理しているが、
処理データを巡回させているため、フィルタ処理への寄
与はさらに外部の画素に広がりをもち、２×２の空間フ
ィルタ以上のフィルタ処理機能を発揮する。その結果、
小さな空間フィルタで大きな空間フィルタの処理機能を
持たせることができ、回路規模を小さくすることができ
る。その結果、画像処理回路１１の価格を低減すること
ができる。

第６図〜第８図は本発明の第２実施例を示す図であり、
本発明の説明にあたり、第１実施例と同一構成部分には
同一符号を付してその説明を省略する。

第６図において、画像処理回路２１は、ラインバッファ
１２、遅延回路１３．１４、加算器１５．１６．１７、
乗算器２２．２３．２４．２５およびマルチプレクサ２
６等を備えている。

本実施例は上記実施例の画像処理回路１１を巡回型と非
巡回型とを切り換え可能とするとともに、各画素データ
の係数を変えることができるようにしたものである。

すなわち、マルチプレクサ２６はモード切換信号ＳＭに
より加算器１７の出力（処理データｄ）と現ラインの画
素データｄとを択一的に選択してラインバッファ１２お
よび遅延回路１４に出力し、巡回型と非巡回型とを切り
換えている。したがって、前ラインの画素データは処理
データａ、ｂのときと、生データａ、ｂのときとがあり
、また遅延回路１４の出力する現ラインの画素データも
処理データＣのこともあれば、生データＣのときもある
。乗算器２２．２３．２４．２５はそれぞれ入力データ
に適宜設定された係数に、　、Ｋ、　、ＫＣ，に、を乗
算しくａ／ａ）Ｋ、、（ｂ／ｂ）ＫＴｈ、（ｃ／ｃ）Ｋ
。

ｄＫ、とじて出力する。

したがって、画像処理回路１１は平滑処理のときにはモ
ード切換信号ＳＮを０′′にして巡回型にし、ｄ＝ａＫ、＋ｂＫｂ　＋ｃＫｃ＋ｄＫ、ｔなるフィルタ
処理を施して出力する。このとき、係数に１〜に４とし
て、第７図に示すような値をとることにより広がりの強
いものとなり、円滑化にとって効果的なものとなる。

また、画像処理回路１１はエッヂ強調処理のときには、
モード切換信号ＳＭを“１°″にして非巡回型とし、ｄ＝ａＫ、＋ｂＫｂ　＋ｃＫｃ＋ｄＫ。

なるフィルタ処理を施して出力する。このとき、係数に
１〜に４として、第８図に示すような値をとることによ
り、エッヂ強調が効果的なものとなる。

このように、本実施例においても、小さな空間フィルタ
で効果的な処理を施すことができ、より一層、回路規模
を小さくすることができる。

第９．１０図は本発明の第３実施例を示す図であり、本
実施例は３×３の空間フィルタを形成する場合に適用し
たものである。

第９図において、画像処理回路３１はラインバッファ３
２．３３、遅延回路３４．３５．３６．３７．３８．３
９、加算器４０、■、４２．４３および平均値回路４４
等を備えており、平滑化処理を行う。

ラインバッファ３２および遅延回路３９には処理データ
γが戻され、ラインバッファ３３には現ラインデータが
書き込まれる。したがって、画像処理回路３１は第１０
図に示す空間フィルタを形成し、画素データｅを注目画
素として次式で示す平滑化処理（フィルタ処理）を施す
。

〜　　１　〜〜〜２ｅ＝　　　　（ａ＋ｂ＋ｃ＋ｄ＋ｆ＋ｇ＋ｈ＋ｉ）した
がって、注目画素ｅに先行する画素データとして処理デ
ータを採用することができ、従来の３×３の空間フィル
タによる処理以上の効果を発揮させることができる。

なお、上記実施例では２×２の空間フィルタと３×３の
空間フィルタの場合について述べたがこれらに限るもの
ではないことはいうまでもない。

（効果）本発明によれば、フィルタ処理機能を向上させることが
でき、回路規模を小型化することができる。その結果、
画像処理回路を小型化することができるとともに、画像
処理回路価格を低減させることができる。

【図面の簡単な説明】

第１図〜第５図は本発明の画像処理回路の第１実施例を
示す図であり、第１図はその画像処理回路の回路ブロッ
ク図、第２．３図はそれぞれその空間フィルタを示す図
、第４図は各データと画素クロックの関係を示す図、第
５図（ａ）（ｂ）はそれぞれフィルタ処理における重み
を示す図であり、第５図（ａ）は従来のフィルタ処理に
おける重みを示す図、第５図（ｂ）は本実施例のフィル
タ処理における重みを示す図である。第６図〜第８図は本発明の画像処理回路の第２実施例を
示す図であり、第６図はその画像処理回路の回路ブロッ
ク図、第７図はその平滑化処理時の乗算係数を示す図、
第８図はそのエッヂ強調処理時の乗算係数を示す図であ
る。第９．１０図は本発明の画像処理回路の第３実施例を示
す図であり、第９図はその画像処理回路の回路ブロック
図、第１０図はその空間フィルタを示す図である。第１１図〜第１３図は従来の画像処理回路を示す図であ
り、第１１図はその画像処理回路の回路ブロック図、第
１２図はその２×２の空［ｌフィルタを示す図、第１３
図はその３×３の空間フィルタを示す図である。１１・・・・・・画像処理回路、１２・・・・・・ラインバッファ、１３．１４・・・・・・遅延回路、１５．１６．１７・・・・・・加算器、１８・・・・・
・平均値回路、２１・・・・・・画像処理回路、２２〜２５・・・・・・乗算器、２６・・・・・・マルチプレクサ、３１・・・・・・画像処理回路、３２．３３・・・・・・ラインバッファ、３４〜３９・
・・・・・遅延回路、４０〜４３・・・・・・加算器、４４・・・・・・平均値回路。代　理　人　弁理士有我

Claims

【特許請求の範囲】

多値データを記憶するラインメモリと遅延回路を有し、
現ラインの多値データと、ラインメモリから読み出した
多値データと、このラインメモリからの多値データを遅
延回路で遅延させた多値データと、によりｍ×ｎの空間
フィルタを形成し、所定の注目画素に対して所定のフィ
ルタ処理を施す画像処理回路において、フィルタ処理後
の注目画素の多値データを、前記注目画素に位置するラ
インより前のラインのラインメモリの同一列位置の画素
のアドレスに書き込むとともに、該注目画素のラインの
遅延回路のうち注目画素より前の列の画素の遅延回路に
戻すことを特徴とする画像処理回路。