JPH0263221A - ディジタル・アナログ変換器 - Google Patents
ディジタル・アナログ変換器Info
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- JPH0263221A JPH0263221A JP21438588A JP21438588A JPH0263221A JP H0263221 A JPH0263221 A JP H0263221A JP 21438588 A JP21438588 A JP 21438588A JP 21438588 A JP21438588 A JP 21438588A JP H0263221 A JPH0263221 A JP H0263221A
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- Japan
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- pulse width
- pulse
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- width modulator
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- 238000009499 grossing Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 7
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004043 responsiveness Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、パルス幅変調方式を用いたディジタル・アナ
ログ変換器（以下ＤＡ変換器という）の変換速度の改善
に関する。
ログ変換器（以下ＤＡ変換器という）の変換速度の改善
に関する。
〈従来の技術〉
従来より、パルス幅変調方式のＤＡ変換器は、簡単な回
路で単調性があり、かつ高分解能なりＡ変換器を実現す
ることかできるという点でよく知られている。第３図は
従来のパルス幅変調方式のＤＡ変換器の一例を示す構成
図である。１０はパルス幅変調器で、外部より与えられ
る基準動作クロックをカウンタ１１で計数する。カウン
タは計数値をコンパレータ１２に与えると共に計数値が
０のときは信号ＺＥＲＯをフリップフロ、ｙプ１３へ与
える。
路で単調性があり、かつ高分解能なりＡ変換器を実現す
ることかできるという点でよく知られている。第３図は
従来のパルス幅変調方式のＤＡ変換器の一例を示す構成
図である。１０はパルス幅変調器で、外部より与えられ
る基準動作クロックをカウンタ１１で計数する。カウン
タは計数値をコンパレータ１２に与えると共に計数値が
０のときは信号ＺＥＲＯをフリップフロ、ｙプ１３へ与
える。
コンパレータ１２は、外部より与えられる設定値（ディ
ジタル入力信号）ｋとカウンタ１１の計数値とを比較し
、一致したとき一致信号を出力する。
ジタル入力信号）ｋとカウンタ１１の計数値とを比較し
、一致したとき一致信号を出力する。
フリップフロップ１３はこの一致信号でリセットされ、
前記ＺＥＲＯ信号によりセットされる。
前記ＺＥＲＯ信号によりセットされる。
第４図はこのような構成における動作のタイムチャート
を示す図である。カウンタ１１は周期Ｎで基準動作クロ
ックを計数していて、値がＯになっなとき信号ＺＥＲＯ
を出し、フリップフロッグ１３をセットする。そして、
カウンタ１１の計数値が設定値にと等しくなったとき、
コンパレータ１２から出力される一致信号によりフリッ
プフロッグ１３がリセットされる。
を示す図である。カウンタ１１は周期Ｎで基準動作クロ
ックを計数していて、値がＯになっなとき信号ＺＥＲＯ
を出し、フリップフロッグ１３をセットする。そして、
カウンタ１１の計数値が設定値にと等しくなったとき、
コンパレータ１２から出力される一致信号によりフリッ
プフロッグ１３がリセットされる。
以上のようにしてデユーティに／Ｈのパルスが生成され
る。このパルス幅変調出力はローパスフィルタ２０で平
均化され、ｋＥ／Ｎ（ただし、Ｅはパルスの波高値であ
る）の出力電圧（ディジタル・アナログ変換値）が得ら
れる。
る。このパルス幅変調出力はローパスフィルタ２０で平
均化され、ｋＥ／Ｎ（ただし、Ｅはパルスの波高値であ
る）の出力電圧（ディジタル・アナログ変換値）が得ら
れる。
〈発明が解決しようとする課題〉
このようなパルス幅変調方式のＤＡ変換器では、タロツ
ク周期をＴとすると、周期ＮＴのパルスの平均値として
出力が決まる。出力のリヅプルを十分減衰させようとし
た場合には、出力部のローパスフィルタ１４の遮断周波
数をパルス幅変調波の周波数（１／ＮＴ）よりも十分低
くする必要があり、ＤＡ変換器の応答速度を制限してし
まうという問題がある。
ク周期をＴとすると、周期ＮＴのパルスの平均値として
出力が決まる。出力のリヅプルを十分減衰させようとし
た場合には、出力部のローパスフィルタ１４の遮断周波
数をパルス幅変調波の周波数（１／ＮＴ）よりも十分低
くする必要があり、ＤＡ変換器の応答速度を制限してし
まうという問題がある。
また、分解能Ｎを大きくしようとすると、パルス幅変調
波の周期ＮＴも比例して大きくなり、変換速度が低下す
るという問題がある。
波の周期ＮＴも比例して大きくなり、変換速度が低下す
るという問題がある。
要するに、従来のパルス幅変調方式のＤＡ変換器では、
変換速度が低く、応答性が悪いという欠点があった。
変換速度が低く、応答性が悪いという欠点があった。
本発明の目的は、このような欠点を解消するもので、応
答性がよく変換速度が高速なパルス幅変調方式のＤＡ変
換器を提供することにある。
答性がよく変換速度が高速なパルス幅変調方式のＤＡ変
換器を提供することにある。
く課題を解決するための手段〉
このような目的を達成するために、本発明は、外部から
与えられる基準動作クロックを計数し、外部より与えら
れるディジタル値に対応したパルス幅変調信号を出力す
る第１のパルス幅変調器と、このパルス幅変調器の出力
を平滑化するローパスフィルタと、 ディジタル入力信号がプリセットされ、与えられる基準
動作クロックをアップカウントするカウンタと、 ロード信号が与えられたとき前記カウンタの出力値を記
憶し、その上位ビットを前記第１のパルス幅変調器に与
えるレジスタと、 外部から与えられる基準動作クロックを計数し、前記レ
ジスタの下位ビットに対応したパルス幅変調信号を出力
する第２のパルス幅変調器と、この第２のパルス幅変調
器の出力するパルス幅変調信号にゲートして前記カウン
タに与える基準動作クロック入力を制御する手段と、 前記基準動作クロックおよびロード信号を発生すると共
に基準動作クロックの１−個目ごとにロード信号が発生
するように構成された制御回路を具備したことを特徴と
する。
与えられる基準動作クロックを計数し、外部より与えら
れるディジタル値に対応したパルス幅変調信号を出力す
る第１のパルス幅変調器と、このパルス幅変調器の出力
を平滑化するローパスフィルタと、 ディジタル入力信号がプリセットされ、与えられる基準
動作クロックをアップカウントするカウンタと、 ロード信号が与えられたとき前記カウンタの出力値を記
憶し、その上位ビットを前記第１のパルス幅変調器に与
えるレジスタと、 外部から与えられる基準動作クロックを計数し、前記レ
ジスタの下位ビットに対応したパルス幅変調信号を出力
する第２のパルス幅変調器と、この第２のパルス幅変調
器の出力するパルス幅変調信号にゲートして前記カウン
タに与える基準動作クロック入力を制御する手段と、 前記基準動作クロックおよびロード信号を発生すると共
に基準動作クロックの１−個目ごとにロード信号が発生
するように構成された制御回路を具備したことを特徴と
する。
く作用〉
本発明では、分解能Ｍのパルス幅変調波を１−サイクル
（Ｎ＝ＭＬ）用い、カウンタへのディジタル入力値ｋを
、 ｋ＝Ｌ×ａ十す ただし、０≦ａ＜Ｍ、Ｏ≦ｂ ＜ Ｌ としたとき、第１のパルス幅変調器から出力されるパル
ス幅変調信号がＬサイクル中の（Ｌ−ｂ）サイクルでは
デユーティａ ／ Ｍのパルス、また残りのＬサイクル
におけるｂサイクルではデユーティ（ａ＋１）／Ｍのパ
ルスが発生するようにし、これを繰り返す。
（Ｎ＝ＭＬ）用い、カウンタへのディジタル入力値ｋを
、 ｋ＝Ｌ×ａ十す ただし、０≦ａ＜Ｍ、Ｏ≦ｂ ＜ Ｌ としたとき、第１のパルス幅変調器から出力されるパル
ス幅変調信号がＬサイクル中の（Ｌ−ｂ）サイクルでは
デユーティａ ／ Ｍのパルス、また残りのＬサイクル
におけるｂサイクルではデユーティ（ａ＋１）／Ｍのパ
ルスが発生するようにし、これを繰り返す。
このパルス幅変調信号をローパスフィルタで平滑化し、
ディジタル入力信号に対応したアナログ信号を得る。
ディジタル入力信号に対応したアナログ信号を得る。
〈実施例〉
以下図面を参照して本発明の実施例を詳細に説明する。
本発明では、一般に、分解能Ｎを得るために、分解能Ｍ
のパルス幅変調波をＬサイクル（Ｎ＝ＭＬ）用い、カウ
ンタへの設定値（ディジタル入力値）ｋを、 ｋ＝Ｌ×ａ＋ｂ ただし、０≦ａ＜Ｍ、Ｏ≦ｂ＜Ｌ としたとき、Ｌサイクル中の（Ｌ−ｂ）サイクルはデユ
ーティａ ／ Ｍのパルス、また他のしサイクルにおけ
るｂサイクルはデユーティ （ａ ＋１ ） ／ Ｍのパルスを発生するように制御
する。これによって、従来のパルス幅変調器のし倍のパ
ルス幅変調波の周期で同等の分解能を得ることができる
。
のパルス幅変調波をＬサイクル（Ｎ＝ＭＬ）用い、カウ
ンタへの設定値（ディジタル入力値）ｋを、 ｋ＝Ｌ×ａ＋ｂ ただし、０≦ａ＜Ｍ、Ｏ≦ｂ＜Ｌ としたとき、Ｌサイクル中の（Ｌ−ｂ）サイクルはデユ
ーティａ ／ Ｍのパルス、また他のしサイクルにおけ
るｂサイクルはデユーティ （ａ ＋１ ） ／ Ｍのパルスを発生するように制御
する。これによって、従来のパルス幅変調器のし倍のパ
ルス幅変調波の周期で同等の分解能を得ることができる
。
第１図は本発明に係るパルス幅変調方式のＤＡ変換器の
一実施例を示す要部構成図である。ここでは、ディジタ
ル入力信号を６ビツトのデータ（ｋ）とし、分解能を８
（３ビツト）とした場合、すなわちＮ＝８．Ｌ＝８の場
合を例にとって説明する。図において、１および２は第
３図に示す従来のパルス幅変調器と同等である。第１の
パルス幅変１器１はレジスタ３の上位３ビツト（ａ）を
入力とし、デユーティａ ／ ８のパルスを発生する。
一実施例を示す要部構成図である。ここでは、ディジタ
ル入力信号を６ビツトのデータ（ｋ）とし、分解能を８
（３ビツト）とした場合、すなわちＮ＝８．Ｌ＝８の場
合を例にとって説明する。図において、１および２は第
３図に示す従来のパルス幅変調器と同等である。第１の
パルス幅変１器１はレジスタ３の上位３ビツト（ａ）を
入力とし、デユーティａ ／ ８のパルスを発生する。
この出力はローパスフィルタ４により平均化され出力さ
れる。
れる。
第２のパルス幅変調器２は、レジスタ３の下位３ビツト
（ｂ）を入力とし、デユーティｂ／８のパルスを発生す
る。
（ｂ）を入力とし、デユーティｂ／８のパルスを発生す
る。
５はゲートで、第２のパルス幅変調器２の出力と、制御
回路７から与えられる基準動作クロックＣＬＫとのＡＮ
ＤをとるＡＮＤゲートである。
回路７から与えられる基準動作クロックＣＬＫとのＡＮ
ＤをとるＡＮＤゲートである。
６はカウンタで、制御回路７から出力されるロード信号
ＬＯＡＤの立ち上がりによりディジタル入力、信号ｋが
初期値として設定されると共に、ゲート５を通して与え
られる基準動作クロック入力を計数する。レジスタ３は
ロード信号ＬＯＡＤの立ち上がりにおいてカウンタ６の
値を記憶する。
ＬＯＡＤの立ち上がりによりディジタル入力、信号ｋが
初期値として設定されると共に、ゲート５を通して与え
られる基準動作クロック入力を計数する。レジスタ３は
ロード信号ＬＯＡＤの立ち上がりにおいてカウンタ６の
値を記憶する。
制御回路７は、前記基準動作クロックＣＬＫを発生する
と共にロード信号ＬＯＡＤを発生するが、そのロニド信
号は基準動作クロックの８クロツクごとに発生するよう
になっている。
と共にロード信号ＬＯＡＤを発生するが、そのロニド信
号は基準動作クロックの８クロツクごとに発生するよう
になっている。
このような構成における動作を第２図のタイムチャート
を参照して次に説明する。
を参照して次に説明する。
いま、ディジタル人力ｋを２０（８進数では２４ｏｃｔ
）とする、したがって、最初は、ａ＝２゜ｂ＝４である
。
）とする、したがって、最初は、ａ＝２゜ｂ＝４である
。
制御回路７よりロード信号ＬＯＡＤが発せられると、カ
ウンタ６には初期値２４ ｏｃｔが設定され、同時にレ
ジスタ３にも２４ｏｃｔ（２進数で０１０１００）がロ
ードされる。これにより、第１のパルス幅変調器１には
２４ ｏｃｔの上位３ビツト、すなわち０１０が与えら
れる。その結果、パルス幅変調器１の出力ＰＷＭ１はデ
ユーティ２／８のパルスとなる。
ウンタ６には初期値２４ ｏｃｔが設定され、同時にレ
ジスタ３にも２４ｏｃｔ（２進数で０１０１００）がロ
ードされる。これにより、第１のパルス幅変調器１には
２４ ｏｃｔの上位３ビツト、すなわち０１０が与えら
れる。その結果、パルス幅変調器１の出力ＰＷＭ１はデ
ユーティ２／８のパルスとなる。
一方、第２のパルス幅変調器２には２４ ｏｃｔの下位
３ビツト、すなわち１００が与えられる。この状態で、
第２のパルス幅変調器２に基準動作クロックが４個入力
されると、パルス幅変調器内部のコンパレータから一致
信号が出力され、その結果第２図の（７）に示すように
デユーティ４／８のパルスが出力される。このパルス幅
変調器２の出力ＰＷＭ２は、ゲート５において基準動作
クロックＣＬＫを制御し、第２図の（８）に示すように
カウンタ６へは４個のタロツクを与える。これにより、
カウンタ６は２４ｏｃｔの初期値から８クロツクをアッ
プカウントし３００Ｃ１となる。
３ビツト、すなわち１００が与えられる。この状態で、
第２のパルス幅変調器２に基準動作クロックが４個入力
されると、パルス幅変調器内部のコンパレータから一致
信号が出力され、その結果第２図の（７）に示すように
デユーティ４／８のパルスが出力される。このパルス幅
変調器２の出力ＰＷＭ２は、ゲート５において基準動作
クロックＣＬＫを制御し、第２図の（８）に示すように
カウンタ６へは４個のタロツクを与える。これにより、
カウンタ６は２４ｏｃｔの初期値から８クロツクをアッ
プカウントし３００Ｃ１となる。
次のロード信号ＬＯＡＤが出たとき、レジスタ３にはカ
ウンタ６の計数値３０ ｏｃｔ （０１１０００）が
ロードされると共にカウンタ６には再び２４ ａｃｔが
ロードされる。
ウンタ６の計数値３０ ｏｃｔ （０１１０００）が
ロードされると共にカウンタ６には再び２４ ａｃｔが
ロードされる。
今度は第１のパルス幅変調器１に上位３ビットの０１１
が与えられ、パルス幅変調器２には下位３ビツトの００
０が与えられる。このなめ、パルス幅変調器１の出力は
デユーティ３／８のパルスとなる。他方第２のパルス幅
変調器２の出力はＯとなり、このためカウンタ６の値は
変わらず２４０Ｃｔのままである。
が与えられ、パルス幅変調器２には下位３ビツトの００
０が与えられる。このなめ、パルス幅変調器１の出力は
デユーティ３／８のパルスとなる。他方第２のパルス幅
変調器２の出力はＯとなり、このためカウンタ６の値は
変わらず２４０Ｃｔのままである。
第２番目のロード信号発生から８クロツク後に次のロー
ド信号ＬＯＡＤが入ってきたときは、始めと同じ状態と
なる。
ド信号ＬＯＡＤが入ってきたときは、始めと同じ状態と
なる。
以上の動作が繰り返され、第１のパルス幅変調器１から
はデユーティ２／８のパルスとデユーティ２／８のパル
スが交互に出力されることになる。
はデユーティ２／８のパルスとデユーティ２／８のパル
スが交互に出力されることになる。
したがって、ローパスフィルタ４でこのパルス幅変調器
１の出力ＰＷＭＩを平均化すると、１／２ （２／８＋
３／８）Ｅ＝２０Ｅ／６４の出力が得られる。すなわち
、ディジタル入力値２０に対応したアナログ出力が得ら
れる。
１の出力ＰＷＭＩを平均化すると、１／２ （２／８＋
３／８）Ｅ＝２０Ｅ／６４の出力が得られる。すなわち
、ディジタル入力値２０に対応したアナログ出力が得ら
れる。
ディジタル入力値が他の値の場合も上記と同様にしてア
ナログ変換される。
ナログ変換される。
なお、実施例では第１のパルス幅変調器を従来のパルス
幅変調器と同一のものとしたが、これを本発明のパルス
幅変調器部分とすることにより、パルス幅変調周期を一
層短くし、高速化することもできる。
幅変調器と同一のものとしたが、これを本発明のパルス
幅変調器部分とすることにより、パルス幅変調周期を一
層短くし、高速化することもできる。
〈発明の効果〉
以上詳細に説明したように、本発明によれば次のような
効果がある。
効果がある。
分解能Ｎを得るために、周期ＮＴ（’Ｉ’はクロックの
周期）のパルスの代わりに周期ＭＴのパルスを５個（Ｎ
＝ＭＬ）を用いることから、出力部のローパスフィルタ
の遮断周波数を高くすることができ、ＤＡ変換器の応答
速度を改善することができる。
周期）のパルスの代わりに周期ＭＴのパルスを５個（Ｎ
＝ＭＬ）を用いることから、出力部のローパスフィルタ
の遮断周波数を高くすることができ、ＤＡ変換器の応答
速度を改善することができる。
第１図は本発明に係るパルス幅変関方式のＤＡ変換器の
一実施例を示す要部構成図、第２図は動作を説明するた
めのタイムチャート、第３図は従来のパルス幅変調方式
のＤＡ変換器の一例を示す図、第４図は第３図のＤＡ変
換器の動作説明のためのタイムチャートである。 １１・・・第１のパルス幅変調器、２・・・第２のパル
ス幅変調器、３・・・レジスタ、４・・・ローパスフィ
ルタ、５・・・ゲート、６・・・カウンタ、７・・・制
御回路。
一実施例を示す要部構成図、第２図は動作を説明するた
めのタイムチャート、第３図は従来のパルス幅変調方式
のＤＡ変換器の一例を示す図、第４図は第３図のＤＡ変
換器の動作説明のためのタイムチャートである。 １１・・・第１のパルス幅変調器、２・・・第２のパル
ス幅変調器、３・・・レジスタ、４・・・ローパスフィ
ルタ、５・・・ゲート、６・・・カウンタ、７・・・制
御回路。
Claims (1)
- 【特許請求の範囲】 外部から与えられる基準動作クロックを計数し、外部よ
り与えられるディジタル値に対応したパルス幅変調信号
を出力する第１のパルス幅変調器と、このパルス幅変調
器の出力を平滑化するローパスフィルタと、 ディジタル入力信号がプリセットされ、与えられる基準
動作クロックをアップカウントするカウンタと、 ロード信号が与えられたとき前記カウンタの出力値を記
憶し、その上位ビットを前記第１のパルス幅変調器に与
えるレジスタと、 外部から与えられる基準動作クロックを計数し、前記レ
ジスタの下位ビットに対応したパルス幅変調信号を出力
する第２のパルス幅変調器と、この第２のパルス幅変調
器の出力するパルス幅変調信号にゲートして前記カウン
タに与える基準動作クロック入力を制御する手段と、 前記基準動作クロックおよびロード信号を発生すると共
に基準動作クロックのＬ個目ごとにロード信号が発生す
るように構成された制御回路を具備し、分解能Ｍのパル
ス幅変調波をＬサイクル（Ｎ＝ＭＬ）用い、前記カウン
タへのディジタル入力値ｋを、 ｋ＝Ｌ×ａ＋ｂ ただし、０≦ａ＜Ｍ、０≦ｂ＜Ｌ としたとき、第１のパルス幅変調器の出力としてＬサイ
クル中の（Ｌ−ｂ）サイクルではデューティａ／Ｍのパ
ルス、また残りのＬサイクルにおけるｂサイクルではデ
ューティ（ａ＋１）／Ｍのパルスが発生するようにした
ことを特徴とするディジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21438588A JPH0263221A (ja) | 1988-08-29 | 1988-08-29 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21438588A JPH0263221A (ja) | 1988-08-29 | 1988-08-29 | ディジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263221A true JPH0263221A (ja) | 1990-03-02 |
Family
ID=16654912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21438588A Pending JPH0263221A (ja) | 1988-08-29 | 1988-08-29 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263221A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217732A (ja) * | 1984-04-13 | 1985-10-31 | Matsushita Electric Ind Co Ltd | Ｄ／ａコンバ−タ装置 |
| JPS62166621A (ja) * | 1986-01-20 | 1987-07-23 | Matsushita Electric Ind Co Ltd | デジタルアナログ変換器 |
-
1988
- 1988-08-29 JP JP21438588A patent/JPH0263221A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60217732A (ja) * | 1984-04-13 | 1985-10-31 | Matsushita Electric Ind Co Ltd | Ｄ／ａコンバ−タ装置 |
| JPS62166621A (ja) * | 1986-01-20 | 1987-07-23 | Matsushita Electric Ind Co Ltd | デジタルアナログ変換器 |
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