JPH0255949B2 - - Google Patents
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- JPH0255949B2 JPH0255949B2 JP61014933A JP1493386A JPH0255949B2 JP H0255949 B2 JPH0255949 B2 JP H0255949B2 JP 61014933 A JP61014933 A JP 61014933A JP 1493386 A JP1493386 A JP 1493386A JP H0255949 B2 JPH0255949 B2 JP H0255949B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路に関するもので、特に
MOS集積回路の入力回路に使用されるものであ
る。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a semiconductor integrated circuit, and particularly to a semiconductor integrated circuit.
It is used in the input circuit of MOS integrated circuits.
従来、静電気（サージ）による入力回路のゲー
ト破壊を防ぐため、半導体集積回路では入力保護
抵抗及び保護ダイオードを用いている。その例を
第３図に示す。図中１は集積回路の入力パツド、
２は入力保護抵抗、３，４は入力保護ダイオー
ド、５，６はロジツク部インバータである。
Conventionally, input protection resistors and protection diodes have been used in semiconductor integrated circuits to prevent damage to the gates of input circuits due to static electricity (surge). An example is shown in FIG. 1 in the figure is the input pad of the integrated circuit,
2 is an input protection resistor, 3 and 4 are input protection diodes, and 5 and 6 are logic section inverters.
ところで静電破壊の耐量の測定方法としては、
普通電流モードと電圧モードの２種類がある。電
流モードとは、キヤパシタンスに蓄えられた電荷
を抵抗を介して徐々に入力ピンから内部へ放電し
ていく方法である。また電圧モードとは、キヤパ
シタンスに蓄えられた電荷を抵抗を介さず入力ピ
ンから内部へ放電させる方法である。 By the way, as a method for measuring electrostatic damage resistance,
There are two types: normal current mode and voltage mode. Current mode is a method in which the charge stored in the capacitance is gradually discharged internally from the input pin via the resistor. Furthermore, the voltage mode is a method in which the charge stored in the capacitance is discharged internally from the input pin without passing through the resistor.
普通シリコンゲートの半導体集積回路では、入
力保護抵抗２としてポリシリコンを用いている。
そのため電流モードにおいては、抵抗を介して
徐々に流れ込んでくる電荷によりジユール熱を発
生し、それによりポリシリコンの溶断という不良
モードがでてくる。また電圧モードにおいては一
気に電荷が流れ込んでくるために、パターン的に
ポリシリコンのコーナ部等に電界が集中し、それ
により酸化膜へのつきぬけを起こし、それがひど
い場合には、その下の基板へのつきぬけを起こす
という不良モードが出てくる。これを防ぐために
は、ポリシリコンの幅を太くする、なるべくコー
ナ部をつくらない、電荷の逃げ道である保護ダイ
オードの面積を大きくする等の方法をとらねばな
らない。そのために入力保護抵抗２、保護ダイオ
ード３，４の入力回路に占めるパターン的エリア
は大きく、トータルの面積として入出力回路入と
比べて大差はなくなつているのが現状である。そ
の上、静電破壊の耐量を比べてみると、入力回路
は入出力回路に比べてかなり弱いというのも現状
である。 In a typical silicon gate semiconductor integrated circuit, polysilicon is used as the input protection resistor 2.
Therefore, in the current mode, the electrical charge that gradually flows through the resistor generates Joule heat, which causes a failure mode in which the polysilicon melts. In addition, in the voltage mode, since the charges flow all at once, the electric field is concentrated at the corners of the polysilicon pattern, which causes penetration into the oxide film, and in severe cases, the electric field is concentrated at the corners of the polysilicon. A bad mode emerges that causes penetration into the system. In order to prevent this, it is necessary to take measures such as increasing the width of the polysilicon, creating as few corners as possible, and increasing the area of the protective diode, which is an escape route for charges. Therefore, the pattern area occupied by the input protection resistor 2 and the protection diodes 3 and 4 in the input circuit is large, and the current situation is that the total area is no longer much different than that of the input/output circuit. Furthermore, when comparing the resistance to electrostatic discharge damage, the current reality is that input circuits are considerably weaker than input/output circuits.
第４図に入出力回路の例を示す。図中１１は入
力パツド、１２，１３は入力回路のインバータ、
１４，１５は出力回路のＰチヤネル型、Ｎチヤネ
ル型MOSFET（MOSトランジスタ）、１６，１７
はインバータである。ところで入出力回路が入力
回路に比べて静電破壊に弱いのは、入力保護抵抗
としてポリシリコンを用いているのではなく、バ
ツフアのドレイン拡散の抵抗を用いていること、
また出力バツフアの面積がかなり大きいために、
入力保護ダイオードよりも電荷を電源へ逃しやす
いこと、またトランジスタのドレインが接続され
ているために、このトランジスタ（大きいほど有
効）を介して電荷がソースへ逃げることができる
ためなどによる。特にこのトランジスタを介して
ドレインからソースへ電荷が逃げる経路が有効で
ある。 FIG. 4 shows an example of an input/output circuit. In the figure, 11 is an input pad, 12 and 13 are input circuit inverters,
14 and 15 are P channel type and N channel type MOSFETs (MOS transistors) of the output circuit, 16 and 17
is an inverter. By the way, the reason why the input/output circuit is more susceptible to electrostatic damage than the input circuit is that it uses a buffer drain diffusion resistor instead of polysilicon as an input protection resistor.
Also, since the area of the output buffer is quite large,
This is because it is easier for charge to escape to the power supply than an input protection diode, and because the drain of the transistor is connected, charge can escape to the source via this transistor (the larger the transistor, the more effective it is). In particular, the path through which charges escape from the drain to the source through this transistor is effective.
また従来だと静電気破壊の耐圧量が、入力ピン
と入出力ピンとの間にかなりピン間ばらつきもで
ている。 Furthermore, with conventional devices, there is considerable pin-to-pin variation in the voltage resistance against electrostatic damage between input pins and input/output pins.
そこで本発明の目的は、入力回路の静電耐量
を、入出力回路並みに上げ、かつピン間ばらつき
をなくすことを目的としている。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to increase the electrostatic capacity of an input circuit to the same level as that of an input/output circuit, and to eliminate variations between pins.
入力回路と入出力回路の違いというのは、入力
回路が常に入力だけであるのに対し、入出力回路
は時分割で入力もしくは出力になるということで
ある。そこで入力回路を入出力回路のような構成
にして、出力バツフアを常にオフさせておけば、
回路的には入力回路と同等で、パターン的には入
出力回路と同等となる。そのようにしておけば、
入力回路の静電耐量は入出力回路と同程度によく
なるものである。
The difference between an input circuit and an input/output circuit is that an input circuit is always an input only, whereas an input/output circuit is a time-sharing input or output. Therefore, if the input circuit is configured like an input/output circuit and the output buffer is always turned off,
The circuit is equivalent to the input circuit, and the pattern is equivalent to the input/output circuit. If you do that,
The electrostatic capacity of the input circuit is as good as that of the input/output circuit.
第５図は本実施例への改良前の回路図である。
図中２１は入力パツド、２２，２３はバツフア回
路のＰチヤネル型トランジスタ、Ｎチヤネル型ト
ランジスタ、２４，２５は入力回路のインバー
タ、VDDは電源である。
FIG. 5 is a circuit diagram before improvement to this embodiment.
In the figure, 21 is an input pad, 22 and 23 are P-channel transistors and N-channel transistors of a buffer circuit, 24 and 25 are inverters of the input circuit, and V DD is a power supply.
第５図のような構成であれば、トランジスタ２
２，２３は常にオフしているので、入力回路とし
ての通常動作は正常に行なわれる。一方、入力パ
ツド２１からサージが入ると、トランジスタ２２
または２３を介した経路により、サージがトラン
ジスタ２２または２３のチヤネル部分を介してソ
ース側へ逃げる（勿論トランジスタのドレイン拡
散から基板へのダイオード相当部からも逃げる）
ので、サージ破壊が防止される。 If the configuration is as shown in Figure 5, transistor 2
Since circuits 2 and 23 are always off, normal operation as an input circuit is performed normally. On the other hand, when a surge enters from the input pad 21, the transistor 22
Alternatively, the surge escapes to the source side through the channel portion of the transistor 22 or 23 via the path via 23 (of course, it also escapes from the drain diffusion of the transistor and the diode equivalent portion to the substrate).
Therefore, surge damage is prevented.
ところが第５図のままでは、トランジスタ２
２，２３のそれぞれソースとゲートが低インピー
ダンスでつながつているため、まだチヤネルから
ゲートへの静電破壊の可能性があるので、これを
防止するため本発明では第１図の実施例のように
する。即ちナンド回路３１、ノア回路３２、イン
バータ３３よりなる３ステートコントロール回路
３４を設け、その出力をトランジスタ２２，２３
のゲートへ接続し、３ステートコントロール回路
３４のイネーブル端子３５を低レベル（接地）に
する。入力パツド２１にＰチヤネル型トランジス
タ２２、Ｎチヤネル型トランジスタ２３のドレイ
ンを接続し、トランジスタ２２のソースは高い方
の電源VDDに、トランジスタ２３のソースは低い
方の電源（接地）に接続する。 However, as shown in Figure 5, transistor 2
Since the sources and gates of channels 2 and 23 are connected with low impedance, there is still a possibility of electrostatic damage from the channel to the gate. do. That is, a 3-state control circuit 34 consisting of a NAND circuit 31, a NOR circuit 32, and an inverter 33 is provided, and its output is connected to the transistors 22 and 23.
The enable terminal 35 of the three-state control circuit 34 is set to a low level (ground). The drains of a P-channel transistor 22 and an N-channel transistor 23 are connected to the input pad 21, the source of the transistor 22 is connected to the higher power supply VDD , and the source of the transistor 23 is connected to the lower power supply (ground).
このようにすれば、３ステートコントロール回
路３４があるため、トランジスタ２２，２３はソ
ース側よりゲート側の方がサージが行きにくくな
るため、第５図の場合ゲート破壊のような不都合
が生じなくなるものである。 In this way, since the 3-state control circuit 34 is provided, surges will be less likely to occur on the gate side of the transistors 22 and 23 than on the source side, so that inconveniences such as gate destruction in the case of FIG. 5 will not occur. It is.
また本発明にあつては、第２図の実施例のよう
にトランジスタ２２，２３のゲートにトランジス
タ４１，４２を介在させ、トランジスタ２２，２
３をオフさせるようにしてもよい。このようにし
ても、トランジスタ２２，２３はソース側よりゲ
ート側の方が、よりサージが行きにくくなるの
で、第５図のゲート壊のような不都合が生じなく
なるものである。 Further, in the present invention, transistors 41 and 42 are interposed between the gates of transistors 22 and 23 as in the embodiment shown in FIG.
3 may be turned off. Even in this case, surges are more difficult to reach on the gate side of the transistors 22 and 23 than on the source side, so that problems such as the gate breakdown shown in FIG. 5 do not occur.
なお本発明は実施例のみに限られず種々の応用
が可能である。例えば３ステートコントロール回
路は第１図のものに限られず、種々のものが使用
できる。また実施例ではCMOS集積回路（IC）
の場合を説明したが、片チヤネルICの場合はそ
のチヤネル型のMOSトランジスタのみで回路構
成してもよい。 Note that the present invention is not limited to the embodiments, and can be applied in various ways. For example, the three-state control circuit is not limited to the one shown in FIG. 1, and various other types can be used. In addition, in the example, a CMOS integrated circuit (IC)
In the case of a single-channel IC, the circuit may be configured using only MOS transistors of that channel type.
本発明によれば、パターン的エリアは従来の入
力回路としてパターンを書いた場合と大差なく、
時には小さくなり（従来の入力回路は入力保護抵
抗によりパターンエリアが大きくなる）、かつ静
電耐量は従来の入力回路より上がり、入出力回路
並みになる。また従来例だと、入力回路と入出力
回路との間で静電耐圧にピン間ばらつきがあつた
が、本発明によれば本回路は入出力回路並みに評
価されるので、上記ピン間ばらつきは解消され
る。またパターン的には、入出力回路のパターン
をそのまま流用してバツフアのみオフさせておく
ことも可能である。
According to the present invention, the pattern area is not much different from when a pattern is written as a conventional input circuit.
Sometimes it is smaller (conventional input circuits have a larger pattern area due to input protection resistors), and the electrostatic capacity is higher than that of conventional input circuits and is comparable to that of input/output circuits. In addition, in the conventional example, there were pin-to-pin variations in electrostatic withstand voltage between the input circuit and the input/output circuit, but according to the present invention, this circuit is evaluated at the same level as the input/output circuit, so the above-mentioned pin-to-pin variations will be resolved. In terms of pattern, it is also possible to use the input/output circuit pattern as is and turn off only the buffer.
第１図、第２図は本発明の実施例の回路図、第
３図は従来の入力回路図、第４図は従来の入出力
回路図、第５図は本実施例への改良前の入力回路
図である。
２１……入力パツド、２２……Ｐチヤネルトラ
ンジスタ、２３……Ｎチヤネルトランジスタ、２
４，２５……インバータ、VDD……電源、３４…
…３ステートコントロール回路、４１……Ｐチヤ
ネルトランジスタ、４２……Ｎチヤネルトランジ
スタ。
Figures 1 and 2 are circuit diagrams of the embodiment of the present invention, Figure 3 is a conventional input circuit diagram, Figure 4 is a conventional input/output circuit diagram, and Figure 5 is a diagram of the circuit before improvement to this embodiment. It is an input circuit diagram. 21...Input pad, 22...P channel transistor, 23...N channel transistor, 2
4, 25...Inverter, V DD ...Power supply, 34...
...3-state control circuit, 41...P channel transistor, 42...N channel transistor.
Claims (1)
レインを接続し、そのソース端子は、前記
MOSFETがＰチヤネル型MOSFETの場合は高
い方の電源に接続し、Ｎチヤネル型MOSFETの
場合は低い方の電源に接続し、前記MOSFETの
ゲートには３ステートコントロール回路の出力が
接続され、この３ステートコントロール回路で前
記MOSFETをオフさせるように設定することを
特徴とする半導体集積回路。 ２ MOS集積回路の入力パツドに第１の
MOSFETのドレインを接続し、そのソース端子
は、前記第１のMOSFETがＰチヤネル型
MOSFETの場合は高い方の電源に接続し、Ｎチ
ヤネル型MOSFETの場合は低い方の電源に接続
し、前記Ｐチヤネル型MOSFETの場合にはその
ゲート入力に第２のＰチヤネル型MOSFETのド
レインを接続し、その第２のＰチヤネル型
MOSFETのゲートは低い方の電源に、ソースは
高い方の電源に接続し、前記Ｎチヤネル型
MOSFETの場合にはそのゲート入力に第２のＮ
チヤネル型MOSFETのドレインを接続し、その
第２のＮチヤネル型MOSFETのゲートは高い方
の電源に、ソースは低い方の電源に接続し、前記
第２のＰチヤネル型またはＮチヤネル型
MOSFETで前記第１のMOSFETをオフさせる
ように設定したことを特徴とする半導体集積回
路。[Claims] 1. The drain of the MOSFET is connected to the input pad of the MOS integrated circuit, and its source terminal is connected to the input pad of the MOS integrated circuit.
If the MOSFET is a P-channel MOSFET, it is connected to the higher power supply, and if it is an N-channel MOSFET, it is connected to the lower power supply.The output of the 3-state control circuit is connected to the gate of the MOSFET, and the A semiconductor integrated circuit characterized in that a state control circuit is configured to turn off the MOSFET. 2 Connect the first pad to the input pad of the MOS integrated circuit.
The drain of the MOSFET is connected to the source terminal of the first MOSFET, which is a P-channel type.
In the case of a MOSFET, connect it to the higher power supply, in the case of an N-channel MOSFET, connect it to the lower power supply, and in the case of the P-channel MOSFET, connect the drain of the second P-channel MOSFET to its gate input. Connect and its second P channel type
The gate of the MOSFET is connected to the lower power supply, the source is connected to the higher power supply, and the N-channel type
In the case of a MOSFET, a second N
The drain of the channel MOSFET is connected, the gate of the second N-channel MOSFET is connected to a higher power supply, the source is connected to a lower power supply, and the second P-channel MOSFET or N-channel MOSFET is connected.
A semiconductor integrated circuit characterized in that a MOSFET is configured to turn off the first MOSFET.
Priority Applications (1)
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|---|---|---|---|
| JP61014933A JPS62172752A (en) | 1986-01-27 | 1986-01-27 | semiconductor integrated circuit |
Applications Claiming Priority (1)
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Publications (2)
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| JPS62172752A JPS62172752A (en) | 1987-07-29 |
| JPH0255949B2 true JPH0255949B2 (en) | 1990-11-28 |
Family
ID=11874768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61014933A Granted JPS62172752A (en) | 1986-01-27 | 1986-01-27 | semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172752A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4488074A1 (en) | 2023-07-07 | 2025-01-08 | LANXESS Deutschland GmbH | Rubber mixtures containing polyethylenimine and at least one processing aid containing at least one fatty acid |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100290887B1 (en) * | 1998-05-14 | 2001-07-12 | 김영환 | high voltage protection circuit |
-
1986
- 1986-01-27 JP JP61014933A patent/JPS62172752A/en active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4488074A1 (en) | 2023-07-07 | 2025-01-08 | LANXESS Deutschland GmbH | Rubber mixtures containing polyethylenimine and at least one processing aid containing at least one fatty acid |
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| JPS62172752A (en) | 1987-07-29 |
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