JPH0251753A - Ｒｏｍアドレス指定回路 - Google Patents
Ｒｏｍアドレス指定回路Info
- Publication number
- JPH0251753A JPH0251753A JP20362988A JP20362988A JPH0251753A JP H0251753 A JPH0251753 A JP H0251753A JP 20362988 A JP20362988 A JP 20362988A JP 20362988 A JP20362988 A JP 20362988A JP H0251753 A JPH0251753 A JP H0251753A
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- JP
- Japan
- Prior art keywords
- rom
- circuit
- address
- read
- address signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＯＭアドレス指定回路に関する。
従来のＲＯＭアドレス指定回路は、アドレス信号線によ
って伝えられたアドレス信号のみを解読して、ＲＯＭア
ドレスを選択するようになっている。
って伝えられたアドレス信号のみを解読して、ＲＯＭア
ドレスを選択するようになっている。
上述した従来回路によると、メモリアクセスエリアは、
アドレス信号線の数により限定されるため、このＲＯＭ
エリア以上の規模のプログラムをＲＯＭに格納すること
ができなかった。
アドレス信号線の数により限定されるため、このＲＯＭ
エリア以上の規模のプログラムをＲＯＭに格納すること
ができなかった。
本発明の回路は、メモリブロックご指定する特定の上位
アドレス信号発生時に与えられるアドレス指定用データ
をラッチするレジスタ回路と、このレジスタ回路の内容
を解読するデコーダ回路とを設け、解読の結果によって
、上位アドレス信号によるのと同サイズの複数ＲＯＭブ
ロックを指定できるようにしたことを特徴とする。
アドレス信号発生時に与えられるアドレス指定用データ
をラッチするレジスタ回路と、このレジスタ回路の内容
を解読するデコーダ回路とを設け、解読の結果によって
、上位アドレス信号によるのと同サイズの複数ＲＯＭブ
ロックを指定できるようにしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
第１図において、１はマイクロプロセッサがらの指示に
より２ビツトの拡張アドレス信号Ａ１６．Ａ１７をラッ
チするためのレジスタ回路、２は拡張アドレス信号Ａ１
６．Ａ１７を入力とし４つの拡張ＲＯＭ４〜７のイネー
ブル信号ＲＯＭＣ３Ｏ〜ＲＯＭＣ３３の基信号を出力す
るデコーダ回路、３はアンド回路８の出力とデコーダ回
路２の出力との論理積をとり拡張ＲＯＭ４〜７のイネー
ブル信号ＲＯＭＣ５０〜３を出力するアンド回路、４は
イネーブル信号ＲＯＭＣ５０とリード信号ＭＲＤとアド
レス信号ＡＯ−Ａ１３を入力しアドレス４０００ｏ〜７
ＦＦＦＨの１６にバイトのエリアに割付けられた拡張Ｒ
ＯＭ、５はイネーブル信号ＲＯＭＣ５Ｉとリード信号Ｍ
ＲＤとアドレス信号ＡＯ−Ａ１３を入力し５アドレス４
０００Ｈ〜７ＦＦＦ、の１６にバイトのエリアに割付け
られた拡張ＲＯＭ、６はイネーブル信号ＲＯＭＣ３２と
リード信号ＭＲＤとアドレス信号ＡＯ−Ａ１３を入力し
アドレス４０００ｏ〜７ＦＰＦ。
より２ビツトの拡張アドレス信号Ａ１６．Ａ１７をラッ
チするためのレジスタ回路、２は拡張アドレス信号Ａ１
６．Ａ１７を入力とし４つの拡張ＲＯＭ４〜７のイネー
ブル信号ＲＯＭＣ３Ｏ〜ＲＯＭＣ３３の基信号を出力す
るデコーダ回路、３はアンド回路８の出力とデコーダ回
路２の出力との論理積をとり拡張ＲＯＭ４〜７のイネー
ブル信号ＲＯＭＣ５０〜３を出力するアンド回路、４は
イネーブル信号ＲＯＭＣ５０とリード信号ＭＲＤとアド
レス信号ＡＯ−Ａ１３を入力しアドレス４０００ｏ〜７
ＦＦＦＨの１６にバイトのエリアに割付けられた拡張Ｒ
ＯＭ、５はイネーブル信号ＲＯＭＣ５Ｉとリード信号Ｍ
ＲＤとアドレス信号ＡＯ−Ａ１３を入力し５アドレス４
０００Ｈ〜７ＦＦＦ、の１６にバイトのエリアに割付け
られた拡張ＲＯＭ、６はイネーブル信号ＲＯＭＣ３２と
リード信号ＭＲＤとアドレス信号ＡＯ−Ａ１３を入力し
アドレス４０００ｏ〜７ＦＰＦ。
の１６にバイトのエリアに割付けられた拡張ＲＯＭ、７
はイネーブル信号ＲＯＭＣ３３とリード信号ＭＲＤとア
ドレス信号ＡＯ−Ａ１３を入力しアドレス４０００ｏ〜
７ＦＦＦ）ｌの１６にバイトのエリアに割付けられた拡
張ＲＯＭ、８はアドレス信号Ａ１４．１５を入力しアン
ド回路３の入力となる信号を出力するアンド回路、９は
アドレス信号Ａ１４．１５を入力し基本ＲＯＭ１０のイ
ネーブル信号を出力するアンド回路、１０はアンド回路
９の出力のイネーブル信号とリード信号ＭＲＤとアドレ
ス信号ＡＯ−Ａ１３を入力しアドレス００００Ｈ〜３Ｆ
ＦＦＨの１６にバイトのエリアに割付けられた基本ＲＯ
Ｍ、１１はイネーブル信号Ａ１５．リード信号ＭＲＤ、
ライト信号ＭＷＲ。
はイネーブル信号ＲＯＭＣ３３とリード信号ＭＲＤとア
ドレス信号ＡＯ−Ａ１３を入力しアドレス４０００ｏ〜
７ＦＦＦ）ｌの１６にバイトのエリアに割付けられた拡
張ＲＯＭ、８はアドレス信号Ａ１４．１５を入力しアン
ド回路３の入力となる信号を出力するアンド回路、９は
アドレス信号Ａ１４．１５を入力し基本ＲＯＭ１０のイ
ネーブル信号を出力するアンド回路、１０はアンド回路
９の出力のイネーブル信号とリード信号ＭＲＤとアドレ
ス信号ＡＯ−Ａ１３を入力しアドレス００００Ｈ〜３Ｆ
ＦＦＨの１６にバイトのエリアに割付けられた基本ＲＯ
Ｍ、１１はイネーブル信号Ａ１５．リード信号ＭＲＤ、
ライト信号ＭＷＲ。
アドレス信号ＡＯ−Ａ１４を入力しアドレス８０００８
〜ＦＦＦＦＨの３２にバイトのエリアに割付けられたＲ
ＡＭである。
〜ＦＦＦＦＨの３２にバイトのエリアに割付けられたＲ
ＡＭである。
次に本回路の動作について説明する。
基本ＲＯＭｌ０とＲＡＭＩＩはマイクロプロセッサ（図
示省略〉から直接リード／ライトすることが可能である
が、拡張ＲＯＭ４〜７は本回路によりリード可能となる
。拡張ＲＯＭ４〜７のうちのいずれか１つをリードする
場合にはレジスタ回路１にデータ（拡張ＲＯＭ４のとき
Ｏ９拡張ＲＯＭ５のとき１．拡張ＲＯＭ６のとき２．拡
張ＲＯＭ７のとき３）をセットすることにより、拡張Ｒ
ＯＭ４〜７のうちの１つがイネーブルとなり、リードす
ることができる。
示省略〉から直接リード／ライトすることが可能である
が、拡張ＲＯＭ４〜７は本回路によりリード可能となる
。拡張ＲＯＭ４〜７のうちのいずれか１つをリードする
場合にはレジスタ回路１にデータ（拡張ＲＯＭ４のとき
Ｏ９拡張ＲＯＭ５のとき１．拡張ＲＯＭ６のとき２．拡
張ＲＯＭ７のとき３）をセットすることにより、拡張Ｒ
ＯＭ４〜７のうちの１つがイネーブルとなり、リードす
ることができる。
すなわち、マイクロプロセッサからは基本ＲＯＭ１０．
拡張ＲＯＭ群４〜７．ＲＡＭＩＩのいずれかをもアドレ
ス信号Ａ１４とＡ１５によって指定できる。そして、ア
ドレス信号Ａ１４が真でＡ１５が偽のときには、マイク
ロプロセッサはレジスタ回路１に前述のようなデータを
与えることで、拡張ＲＯＭ４〜７のうちの１つを指定で
きるようになるのである。第２図は、このようにして割
付けられたメモリのマツプを示す。
拡張ＲＯＭ群４〜７．ＲＡＭＩＩのいずれかをもアドレ
ス信号Ａ１４とＡ１５によって指定できる。そして、ア
ドレス信号Ａ１４が真でＡ１５が偽のときには、マイク
ロプロセッサはレジスタ回路１に前述のようなデータを
与えることで、拡張ＲＯＭ４〜７のうちの１つを指定で
きるようになるのである。第２図は、このようにして割
付けられたメモリのマツプを示す。
以上説明したように本発明は、特定の上位アドレス信号
とともに与えられるアドレス指定用データによって、同
一の上位アドレス信号に対して、この上位アドレス信号
によるのと同サイズの複数ＲＯＭブロックを指定できる
構成としたため、アドレス信号線による数似上のＲＯＭ
エリアを拡張できる効果があるや
とともに与えられるアドレス指定用データによって、同
一の上位アドレス信号に対して、この上位アドレス信号
によるのと同サイズの複数ＲＯＭブロックを指定できる
構成としたため、アドレス信号線による数似上のＲＯＭ
エリアを拡張できる効果があるや
第１図は本発明の一実施例を示す回路図、第２図は本回
路でのメモリ割付けを示す図である。 １・・・レジスタ回路、２・・・デコーダ回路、３，８
゜９・・・アンド回路、４，５，６．７・・・拡張ＲＯ
Ｍ、１０−・・基本ＲＯＭ、１１−ＲＡＭ。
路でのメモリ割付けを示す図である。 １・・・レジスタ回路、２・・・デコーダ回路、３，８
゜９・・・アンド回路、４，５，６．７・・・拡張ＲＯ
Ｍ、１０−・・基本ＲＯＭ、１１−ＲＡＭ。
Claims (1)
- メモリブロックを指定する特定の上位アドレス信号発生
時に与えられるアドレス指定用データをラッチするレジ
スタ回路と、該レジスタ回路の内容を解読するデコーダ
回路とを設け、前記の解読の結果によって、前記上位ア
ドレス信号によるのと同サイズの複数ＲＯＭブロックを
指定できるようにしたことを特徴とするＲＯＭアドレス
指定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20362988A JPH0251753A (ja) | 1988-08-15 | 1988-08-15 | Ｒｏｍアドレス指定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20362988A JPH0251753A (ja) | 1988-08-15 | 1988-08-15 | Ｒｏｍアドレス指定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0251753A true JPH0251753A (ja) | 1990-02-21 |
Family
ID=16477206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20362988A Pending JPH0251753A (ja) | 1988-08-15 | 1988-08-15 | Ｒｏｍアドレス指定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0251753A (ja) |
-
1988
- 1988-08-15 JP JP20362988A patent/JPH0251753A/ja active Pending
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