JPH0250226A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0250226A JPH0250226A JP63201348A JP20134888A JPH0250226A JP H0250226 A JPH0250226 A JP H0250226A JP 63201348 A JP63201348 A JP 63201348A JP 20134888 A JP20134888 A JP 20134888A JP H0250226 A JPH0250226 A JP H0250226A
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- JP
- Japan
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- data
- rom
- output
- signal
- latch circuit
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- Pending
Links
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 abstract description 3
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 abstract description 3
- 238000001514 detection method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＲＯＭ内蔵のマイクロコンピュータに関し、特
にテスト時にＲＯＭのデータを外部に出力できるマイク
ロコンピュータに関する。
にテスト時にＲＯＭのデータを外部に出力できるマイク
ロコンピュータに関する。
従来、マイクロコンピュータには命令などのデータを格
納するために読み出し専用メモリー（以下ＲＯＭとする
）を内蔵するものがあった。
納するために読み出し専用メモリー（以下ＲＯＭとする
）を内蔵するものがあった。
ＲＯＭのデータをテストするためにＲＯＭのデータをそ
のまま外部に出力できるマイクロコンピュータがある。
のまま外部に出力できるマイクロコンピュータがある。
第２図はＲＯＭを内蔵したマイクロコンピュータのＲＯ
Ｍ部をあられすブロック図である。テスト状態になると
テスト信号１６は例えば“θ″レベルら“１”レベルに
なり、ＲＯＭ１４はＲＯＭデータ１７を出力して、ＲＯ
Ｍデータｌγは出力回路１５によって外部に出力される
。
Ｍ部をあられすブロック図である。テスト状態になると
テスト信号１６は例えば“θ″レベルら“１”レベルに
なり、ＲＯＭ１４はＲＯＭデータ１７を出力して、ＲＯ
Ｍデータｌγは出力回路１５によって外部に出力される
。
上述した従来のマイクロコンピュータは、テスト状態に
なるといつでもデータが外部に出力されるので、ＲＯＭ
に格納されたデータを知らない第三者でも簡単にＲＯＭ
のデータをコピーできるという欠点がある。特に電気的
書き込み可能な読み出し専用メモリー（以下ＦＲＯＭと
いう）を内蔵したマ・イクロコンピュータでは書き込み
後のチエツクを行うので、ＦＲＯＭの内容を外部に出力
するテスト状態を公開しているためＦＲＯＭに格納され
たデータを第三者が簡単にコピーできるという欠点があ
る。
なるといつでもデータが外部に出力されるので、ＲＯＭ
に格納されたデータを知らない第三者でも簡単にＲＯＭ
のデータをコピーできるという欠点がある。特に電気的
書き込み可能な読み出し専用メモリー（以下ＦＲＯＭと
いう）を内蔵したマ・イクロコンピュータでは書き込み
後のチエツクを行うので、ＦＲＯＭの内容を外部に出力
するテスト状態を公開しているためＦＲＯＭに格納され
たデータを第三者が簡単にコピーできるという欠点があ
る。
本発明のマイクロコンピュータは、電源投入時に入力デ
ータをラッチする入力データラッチ回路と、テスト状態
になった直後にＲＯＭデータラッチ回路と、入力データ
ラッチ回路の出力とＲＯＭデータラッチ回路の出力との
一致を検出する一致検出回路と、前記一致検出回路が一
致を検出したか否かによってＲＯＭデータを出力するか
否かを制御する制御回路を有している。
ータをラッチする入力データラッチ回路と、テスト状態
になった直後にＲＯＭデータラッチ回路と、入力データ
ラッチ回路の出力とＲＯＭデータラッチ回路の出力との
一致を検出する一致検出回路と、前記一致検出回路が一
致を検出したか否かによってＲＯＭデータを出力するか
否かを制御する制御回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
ＲＯＭ１はデータを格納したＲＯＭ、ＲＯＭデータ信号
１１はＲＯＭＩの出力信号、ＲＯＭデータラッチ回路は
テスト信号がテストでない状態か°らテスト状態に変わ
った直後にＲＯＭデータ信号１１をラッチするラッチ回
路、入力回路５は外部からの入力データを取り込む入力
回路、入力データ信号１２は入力回路５の出力信号、入
力データラッチ回路４はマイクロコンピュータに電源が
投入された時に単発で出る電源投入信号８で入力データ
信号１２をラッチするラッチ回路、一致検出回路３はＲ
ＯＭデータラッチ回路２の出力と入力データラッチ回路
４の出力が一致しているか否かを検出する一致検出回路
、一致信号１０は一致検出回路３の出力信号、制御回路
６は一致信号１０が一致状態の時にＲＯＭデータ信号１
１をそのまま出力データ信号１３に出力し、一致信号１
０が一致状態でない時は出力データ信号１３には固定の
信号を出力する制御回路、出力回路７は出力データ信号
１３を外部に出力する出力回路である。
１１はＲＯＭＩの出力信号、ＲＯＭデータラッチ回路は
テスト信号がテストでない状態か°らテスト状態に変わ
った直後にＲＯＭデータ信号１１をラッチするラッチ回
路、入力回路５は外部からの入力データを取り込む入力
回路、入力データ信号１２は入力回路５の出力信号、入
力データラッチ回路４はマイクロコンピュータに電源が
投入された時に単発で出る電源投入信号８で入力データ
信号１２をラッチするラッチ回路、一致検出回路３はＲ
ＯＭデータラッチ回路２の出力と入力データラッチ回路
４の出力が一致しているか否かを検出する一致検出回路
、一致信号１０は一致検出回路３の出力信号、制御回路
６は一致信号１０が一致状態の時にＲＯＭデータ信号１
１をそのまま出力データ信号１３に出力し、一致信号１
０が一致状態でない時は出力データ信号１３には固定の
信号を出力する制御回路、出力回路７は出力データ信号
１３を外部に出力する出力回路である。
以下、第１図のＲＯＭデータ読出しテストの動作につい
て説明する。
て説明する。
マス、マイクロコンピュータに電源を投入する時に比較
用入力データを入力回路５に印加しておく。この比較用
入力データは次にマイクロコンピュータをテスト状態に
した時ＲＯＭから読み出されるデータでＲＯＭに格納さ
れたデータをつくった人にとっては明らかなデータであ
る。この比較用入力データは入力データラッチ回路４に
ラッチされる。
用入力データを入力回路５に印加しておく。この比較用
入力データは次にマイクロコンピュータをテスト状態に
した時ＲＯＭから読み出されるデータでＲＯＭに格納さ
れたデータをつくった人にとっては明らかなデータであ
る。この比較用入力データは入力データラッチ回路４に
ラッチされる。
次に、テスト状態でない時テスト信号９は例えば“０″
レベルであり、テスト状態となると、テスト信号９は“
１”レベルとなる。このテスト信号９が“０”レベルか
ら“１”レベルに変化した直後のＲＯＭデータ信号１１
のデータをラッチする。システムでこの時のＲＯＭのア
ドレスを決めておくとＲＯＭデータラッチ回路２にラッ
チされるデータはＲＯＭＩに格納されたデータによって
決まる特定のデータとなる。このデータはＲＯＭ１に格
納されたデータを作成した人にとっては明らかであるの
で、前述の比較用入力データとじて与えることは容易で
ある。ＲＯＭデータラッチ回路２の出力と入力データラ
ッチ回路４の出力が一致すると一致検出回路３の一致信
号１０は例えば１”レベルとなり、一致信号１０が“１
”レベルになると制御回路６はＲＯＭデータ信号１１を
そのまま出力データ信号１３に出力し、出力回路７によ
って出力データ信号１３は外部に出力される。
レベルであり、テスト状態となると、テスト信号９は“
１”レベルとなる。このテスト信号９が“０”レベルか
ら“１”レベルに変化した直後のＲＯＭデータ信号１１
のデータをラッチする。システムでこの時のＲＯＭのア
ドレスを決めておくとＲＯＭデータラッチ回路２にラッ
チされるデータはＲＯＭＩに格納されたデータによって
決まる特定のデータとなる。このデータはＲＯＭ１に格
納されたデータを作成した人にとっては明らかであるの
で、前述の比較用入力データとじて与えることは容易で
ある。ＲＯＭデータラッチ回路２の出力と入力データラ
ッチ回路４の出力が一致すると一致検出回路３の一致信
号１０は例えば１”レベルとなり、一致信号１０が“１
”レベルになると制御回路６はＲＯＭデータ信号１１を
そのまま出力データ信号１３に出力し、出力回路７によ
って出力データ信号１３は外部に出力される。
また、電源投入時に与えられた比較用入力データ、すな
わち入力データラッチ回路４にラッチされたデータがＲ
ＯＭデータラッチ回路２にラッチされる特定のデータと
違う場合は、一致検出回路３の出力信号、一致信号１０
が“Ｏ”レベルとなる。すると制御回路６はＲＯＭデー
タ信号１１にかかわらず出力データ信号１３に固定の信
号例えば全部“０”レベルを出力する。このことによっ
てテスト状態になってもＲＯＭＩに格納されたデータが
外部に出力されずＲＯＭＩに格納されたデータはデータ
作成者以外に対して保護できる。
わち入力データラッチ回路４にラッチされたデータがＲ
ＯＭデータラッチ回路２にラッチされる特定のデータと
違う場合は、一致検出回路３の出力信号、一致信号１０
が“Ｏ”レベルとなる。すると制御回路６はＲＯＭデー
タ信号１１にかかわらず出力データ信号１３に固定の信
号例えば全部“０”レベルを出力する。このことによっ
てテスト状態になってもＲＯＭＩに格納されたデータが
外部に出力されずＲＯＭＩに格納されたデータはデータ
作成者以外に対して保護できる。
以上説明したように本発明は、電源投入時に外部から入
力したデータとテスト状態になった直後にＲＯＭから読
出されたデータとが一致するか否かでＲＯＭのデータを
出力するか否かを制御することにより、ＲＯＭに格納さ
れたデータを知らない人がＲＯＭに格納されたデータを
読み出すのを防ぐ効果がある。
力したデータとテスト状態になった直後にＲＯＭから読
出されたデータとが一致するか否かでＲＯＭのデータを
出力するか否かを制御することにより、ＲＯＭに格納さ
れたデータを知らない人がＲＯＭに格納されたデータを
読み出すのを防ぐ効果がある。
また本発明ではＲＯＭを内蔵した場合を述べたがＦＲＯ
Ｍを内蔵したマイクロコンピュータの場合も同様の効果
がある。
Ｍを内蔵したマイクロコンピュータの場合も同様の効果
がある。
第１図は本発明の一実施例のＲＯＭ部をあられすブロッ
ク図、第２図は従来のＲＯＭ部をあられすブロック図で
ある。 １・・・・・・データ格納用ＲＯＭ、２・・・・・・テ
スト状態になった直後にＲＯＭの出力をラッチするＲＯ
Ｍデータラッチ回路、３・・・・・・ＲＯＭデータラッ
チ回路２の出力と入力データラッチ回路４の出力が一致
しているか否かを検出する一致検出回路、４・・・・・
・電源投入信号によって入力データ信号をラッチする入
力データラッチ回路、５・・・・・・外部入力をとり込
み入力データ信号１２を出力する入力回路、６・・・・
・・一致検出回路が一致を検出したか否かによってＲＯ
Ｍデータ信号１１の値を出すか固定の値を出すかを制御
する制御回路、７・・・・・・出力データ信号７を外部
へ出力する出力回路、８・・・・・・マイクロコンピュ
ータに電源が投入された時に出る電源投入信号、９・・
・・・・テスト状態の時“１”レベルテスト状態でない
時“０”レベルになるテスト信号、１０・・・・・・一
致検出回路３の出力である一致信号、１１・・・・・・
ＲＯＭＩの出力であるＲＯＭデータ信号、１２・・・・
・・入力回路５が外部から取り込んだ入力データ信号、
１３・・・・・・制御回路の出力である出力データ信号
、１４・・・・・・データを格納したＲＯＭ、１５・・
・・・・ＲＯＭデータ信号１７を外部へ出力する出力回
路、１６・・・・・・テスト状態のとき“１”レベルテ
スト状態でないときに“０”レベルになるテスト信号、
１７・・・・・・ＲＯＭ１４の出力であるＲＯＭデータ
信号。 代理人 弁理士 内 原 音 茅 ／ｆｆｉ
ク図、第２図は従来のＲＯＭ部をあられすブロック図で
ある。 １・・・・・・データ格納用ＲＯＭ、２・・・・・・テ
スト状態になった直後にＲＯＭの出力をラッチするＲＯ
Ｍデータラッチ回路、３・・・・・・ＲＯＭデータラッ
チ回路２の出力と入力データラッチ回路４の出力が一致
しているか否かを検出する一致検出回路、４・・・・・
・電源投入信号によって入力データ信号をラッチする入
力データラッチ回路、５・・・・・・外部入力をとり込
み入力データ信号１２を出力する入力回路、６・・・・
・・一致検出回路が一致を検出したか否かによってＲＯ
Ｍデータ信号１１の値を出すか固定の値を出すかを制御
する制御回路、７・・・・・・出力データ信号７を外部
へ出力する出力回路、８・・・・・・マイクロコンピュ
ータに電源が投入された時に出る電源投入信号、９・・
・・・・テスト状態の時“１”レベルテスト状態でない
時“０”レベルになるテスト信号、１０・・・・・・一
致検出回路３の出力である一致信号、１１・・・・・・
ＲＯＭＩの出力であるＲＯＭデータ信号、１２・・・・
・・入力回路５が外部から取り込んだ入力データ信号、
１３・・・・・・制御回路の出力である出力データ信号
、１４・・・・・・データを格納したＲＯＭ、１５・・
・・・・ＲＯＭデータ信号１７を外部へ出力する出力回
路、１６・・・・・・テスト状態のとき“１”レベルテ
スト状態でないときに“０”レベルになるテスト信号、
１７・・・・・・ＲＯＭ１４の出力であるＲＯＭデータ
信号。 代理人 弁理士 内 原 音 茅 ／ｆｆｉ
Claims (1)
- ＲＯＭを内蔵し、テスト時にＲＯＭのデータを外部へ出
力できるマイクロコンピュータにおいて、電源投入時に
外部からの入力データをラッチする入力データラッチ回
路と、テスト状態になった直後に前記ＲＯＭの出力デー
タをラッチするＲＯＭデータラッチ回路をそなえ、前記
入力データラッチ回路の出力と前記ＲＯＭデータラッチ
回路の出力とが一致したときのみ、前記ＲＯＭの出力デ
ータを外部へ出力することを特徴とするマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201348A JPH0250226A (ja) | 1988-08-11 | 1988-08-11 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201348A JPH0250226A (ja) | 1988-08-11 | 1988-08-11 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250226A true JPH0250226A (ja) | 1990-02-20 |
Family
ID=16439547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201348A Pending JPH0250226A (ja) | 1988-08-11 | 1988-08-11 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0250226A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03256122A (ja) * | 1990-03-06 | 1991-11-14 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユータ |
| US7350524B2 (en) | 2004-04-28 | 2008-04-01 | Yoshino Kogyosho Co., Ltd. | Liquid-applying device |
| JP2008123106A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | マイクロコンピュータ及びマイクロコンピュータのデバッグ方法 |
-
1988
- 1988-08-11 JP JP63201348A patent/JPH0250226A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03256122A (ja) * | 1990-03-06 | 1991-11-14 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユータ |
| US7350524B2 (en) | 2004-04-28 | 2008-04-01 | Yoshino Kogyosho Co., Ltd. | Liquid-applying device |
| JP2008123106A (ja) * | 2006-11-09 | 2008-05-29 | Nec Electronics Corp | マイクロコンピュータ及びマイクロコンピュータのデバッグ方法 |
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