JPH02501971A - 階層調停システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 階層調停システム 本発明は一般的にデータ処理システムの分野に関し、更に詳細には同時サービス 要求の調停に関する。特に、本発明は種々のデータ処理装置間でアドレス付けさ れたデータパケットの転送を調停するコンピュータ相互結合カブラに関する。

従来のデジタル・コンピュータ・システムは少なくともメモリ、入出力装置、お よびデータ・プロセッサを備えている。メモリは、アドレス可能な記憶場所に情 報を格納する。この情報としては、コマンドおよびレスポンスを含む、データ処 理のためのデータおよび命令がある。データ・プロセッサは、メモリに対して情 報の転送を行い、入力した情報をデータあるいは命令として翻訳し、また命令に 従ってデータ処理を行う、入出力装置も、入力されたデータを格納し、出力され た処理データを格納するために、メモリと接続されている。

典型的な小型のコンピュータ・システムは、中央処理ユニット、メモリ、入出カ ニニットおよび電源を有しており、これらはキャビネット内に一体に取付けられ ている。このキャビネットはフレームを中心に形成されており、このフレームに は、中央処理ユニット、メモリおよび入出カニニット等のプリント回路基板を受 け入れる平行に配置されたスロットを形成しているラック、すなわち「カーＦ・ ケージ」が構成されている０回路基板の内側端には、カード・ケージの「背面ｊ 上の接続部に結合する端子が配置されている。この「背面」には平行配列された 多数の導電体であるバスが配置されており、これらのバスは、基板間を相互結合 し、基板を電源に接続し、入出カニニットを多数の入出力ボートに接続している 。これらのバスによって、アドレスおよびデータ、コントロールおよび状態信号 が伝送され、また電力供給および接地が行われる。典型的な入出力ボートは、コ ンソール端子用のポートを備えており、またフロッピ・ディスク・ドライブ、テ ープ・ドライブ、高速プリンタあるいはハード・ディスク・ドライブ等の、高速 入出力装置あるいは大容量メモリ用のボートを少なくとも一つは備えている。

回路技術の進歩によって、各メモリあるいは入出力装置に対して専用に機能する 付加データ・プロセッサの使用が実用化されるようになっている。この結果、典 型的な中央処理ユニット用のキャビネット内においては、数値計算用の第１のデ ータ・プロセッサおよび中央メモリ用の第２のデータ・プロセッサが配置される 場合があり、例えば、メモリの一部で入出力データのフォーマツチングあるいは バッファリングを行う一方で、メモリの他の部分で数値計算が行われる。また、 キャビネットの外部にある中央処理装置用の入出力装置あるいは大容量メモリ装 置では、データのバッファリング用およびセントラル・プロセッサからの高レベ ルのコマンドに応答して、装置を制御するために使用するデータ処理ユニットを 少なくとも１つは備えているのが一般的である。

近年においては、計算能力およびデータ記憶能力として、数個の中央処理ユニッ トによって実現される能力以上の能力が要求されるようになってきている。大規 模シミュレーション等の特定用途に対しては、アドレス、データおよびコントロ ールのバスによって結合された多数のセントラル・プロセッサおよびメモリを備 えた大型コンピュータによってのみこのような要求が満足されているに過ぎない 、しかし、−ｉ的な用途に対しては、異なった場所に多数の一般的な中央処理ユ ニット、入出力装置および大容量メモリ装置が配置され、これらが相互に接続さ れて通信できるようになっているコンビニさセ・ネットワークを構築することの 方がより経済的である。

中央処理ユニットはそれぞれ１つ以上の大容量メモリ・ユニットを分は合って、 共通のデータ・ベースに対するアクセスおよびその更新を行うことが一般的であ る。

ネットワーク内でのデータ処理装置間の通信に使用可能な情報転送法は数多くあ るが、代表的な方法は、各種の要素間を相互接続している通信リソース（すなわ ち、チャネルあるいはバス）を分は合って使用するものである。一般的に言って 、シェア型バスを介しての二つの装置間の伝送動作には２つのステップが必要と される。この理由は、各装置は同時に伝送を行う能力があるからである。第１の ステップでは、規定インターバルの間でバス・コントロールを取得するためのユ ニットを駆動する。第２のステップでは、バスを介しての情報転送を行うために ユニット駆動する。

バス・コントロールの取得のためには、バス・アクセスを要求している装置のう ちの特定のものを選択するための調停動作が必要である。この調停動作には二つ の一流的な方法が知られている。一つは「集中形」調停であり、もう一つは「分 散形」調停である。集中形調停においては、単一の集中優先回路あるいは装置が バス・アクセスの要求全てを受け取り、ある時点で要求を出している装置のうち の何れのものに対して最も高い優先順位を付与して、バスの使用を許可するのか を決定する。一旦、そのような装置が選択されると、バスの制御が可能となり、 転送が有効となる。これに対して、分散形調停においては、バスに接続されてい る各ユニットには特定の優先順位が割当られ、各ユニットは個別に、バス・コン トロールを取得したい場合には、それぞれがバス・コントロールを取得するため に充分な優先順位を有しているのか否かを判別する。優先順位の高いユニットが 同時にバスへのアクセスを要求している場合には、それより姿低い優先順位の装 置は、自身が最も高い優先順位を有する要求側となるときまで待機する必要があ る。

分散形調停法は、「コリジヨン・ディテクションを備えた搬送検知多重アクセス Ｊ　（Ｃ３ＭＡ／ＣＤ）として知られており、同軸ケーブル等の単一のビート・ シリアル・ラインを介しての多数の装置による通信を可能にする。各装置は、チ ャネルをモニターすると共に、二台の装置が同時に転送を行っているときを指示 するための回路を備えている。転送を行っている装置が、同時に別の装置が転送 を行っていることを検出した時には、双方の装置は転送動作を中止する。しかる 後に、双方の装置はチャネルがクリアされた後に転送を再度トライする。

従来の同軸ケーブルによるシリアル・データ通信ネットワークは「イーザ・ネッ ト」として知られている。このイーザ・ネットは、最大１０メガピント／秒で動 作し、ネットワーク・セグメント上において最大１０２３のアドレス可能な装置 を提供できる。このイーザ・ネットは、非常に多数のタイムシェアリング端末を 中央処理ユニットにリンクする場合に特にを用である。

個別のデータ処理装置間において、シェア形バスを介して高速で情報転送を行う ためには、高速同期化、アイソレーション、および高倍転性のデータ転送といっ た別の要求を満たす必要がある。これらの要求を満足するために、特別仕様のハ ードウェアおよび通信プロトコルが考案されてきている。

離れた位置にあるデータ処理装置を結合する多重バスを介して並列に高速でデー タ伝送を行うことは、伝播速度に変動があるために、はとんど実用的ではない、 また、高速な同期化を行う必要があるために、ノン・リターン・ツー・ゼロのフ ォーマントでデータを伝送することは望ましくない、一本あるいは多数本のシリ アル・データ（７）ｆｉれｂ−モジュレートしたフォーマントあるいはセルフ・ クロッキング・フォーマントで伝送することが望ましい、望ましいフォーマント は、マンチェスタ・エンコーディングであり、これはスチェアートの米国特許第 ４．５９２．０７２号公報およびスチュア１ト等による米国特許第４，４５０． ５７２号に記載されており、これらの内容は本明細書内に参照として組み込まれ ている。マンチェスタ・エンコーディングは直流および低周波成分を除去できる という利点もあり、この結果、エンコードされた信号は直ちに単一のアイソレー ション・トランスフォーマを通過することになる。

シェア型データ・ベースを有するコンピュータ・ネットワークにおいては、確実 なデータ伝送を行うことが特に重要である。このような場合、データ・ベースの 更新中におけるどのような割り込みも、発生するおそれのあるエラーを訂正する ために、更新セントラル・プロセッサによって検出される必要があり、またこの ような割り込みは、他のセントラル・プロセッサが一部変更されて使用されない データを使用することのないように、メモリ・サーバによって検出される必要が ある。

確実な高速データ伝送を行うための通信プロトコルは、シュトレフカ等による米 国特許第４，５６０．９８５号公報に開示されており、この内容は参照としてこ こに組み込まれる。ｌｉ停は、各データ処理装置がシェア型チャネル上でほぼ等 しいアクセスの機会を得るように、回転順、すなわち「円形口ビン」に基づき行 うことが望ましい、チャネル上にキャリヤが存在しないことは、データ処理装置 がアクセスを取得しようと試みたことを示している。ｔＭ停タイマは、一定の期 間以内にキャリヤが不存在とならなかった時に伝送が失敗したことを示す、デー タ・パケットの破壊あるいは他の伝送エラーは、周期的な冗長度チェック等のエ ラー検出コードによって検出される。

データ処理装置が正確にデータ・パケットを受け取った場合には、アクノリッジ メント・コードを折り返し伝送することによつて、そのパケットを受け取ったこ とを直ちに確認する。データ・パケットが受け取られると、処理された時には、 ポジティブ・アクノリッジメント・コード（Ａ　ＣＫ）が戻される。情報パケッ トが正確に受け取られたものの、処理することが出来なかった時には、ナガティ ブ・アクノリッジメント・コード（ＮＡＫ）が戻される。典型的な場合には、こ のネガティブ・アクノリッジメント・コードは、受は取ったデータ・パケットが バッファを利用出来ないために処理できず、従って、受は取られたデータが破棄 されたことを示している。

アクノリッジメント・コードの伝送を行うための調停は不要である。それは、受 は取られたデータ・パケットのキャリヤが伝送チャネルから除去されると同時に このコードは伝送されるからである。

アクノリッジメント・コードの伝送は一定の期間内に終了しなければならない、 この一定の期間の経過後は、他のデータ処理装置が調停動作および別個のデータ ・パケットの伝送を開始する可能性がある。

データ処理装置が、データ・パケットの伝送後直ちにアクノリッジメント・コー ドを受け取らなかった場合には、再伝送を予め定めた回数まで連続して試みる必 要がある。同様に、ネガティブ・アクノリッジメント・コードを受け取ったとき には、それよりも幾分が多い回数だけ再伝送を試みる必要がある。デッドロック を打破するために、データ・パケットが再伝送可能な場合には、擬像乱数的な判 別である「銭はじき」判別を行う必要がある。この判別結果が「真」ならば、再 伝送が試みられる。この判別結果が「偽」であるならば、データ処理装置は一定 の遅延期間の間待機して、判別動作てがチャネルをアクセスするために必要な最 小時間は最低必要である。換言すると、全てのデータ処理ユニットが再伝送を試 みようとしている場合には、破壊の検出および調停に必要とする時間の他に、デ ータ・パケットの伝送およびアクノリッジメント・コードの再伝送を行うことの できる時間がなければならない。

上記とは別の伝送チャネルが、通信における高有効性および高信鯨性を確保する ために必要である。ストレフ力らの米国特許第４．４９０．７８５号に開示され ているように、全てのチャネルが等しい可能性を有している場合に、ランダムに 別のチャネルを行う必要がある。チャネル選択のタスクは、別のチャネル間で分 配使用されるインターフェース回路によって行われる必要がある。　゛上述した 通信技術を使用するデータ処理装置を結合するためには、一般的には、装置のク ラスターを直接に、各装置用の別個のワインディングを有する中央に位置する一 対の信号トランスフォーマに接続する。各トランスフォーマによって、データ処 理装置を相互結合しているシェア型チャネルが形成され、トランスフォーマが中 央位置にあることによって、伝送遅延が確実に最小とされる。しがし、このよう なコンピュータの相互結合用カブラでは、伝送バンド幅が制限され、あるいはシ ェア型チャネルのスルーブツトに制限があることに起因して、接続性にある程度 の制限がある。データ処理装置が中央トランスフォーマに対して追加して相互結 合された場合には、各プロセッサに比例してその伝送バンド幅のシェアが狭くな ってしまう、よって、データ処理ユニットを追加して相互結合するためには、多 数のチャネルを介して同時に伝送が行われるように別個のチャネルを追加する必 要がある。しかし、この場合、各データ処理ユニットに対しては、ボートおよび インターフェース回路を追加する路は同一のものとすることはできない、これは 、追加した手段は、伝送用の特定のボートを選択し、ボートのうちの特定のもの から入力されるデータを受け取るために必要とされるからである。このような修 正を既存のコンピュータ装置上に構成すること決して望ましいことではない。

〔発明の概要〕

本発明の第１の目的は、接続性およびバンド幅が改善され、しかも既存のコンピ ュータ装置に対して実質的な修正を施すことの必要としない改善されたコンピュ ータ相互結合用カブラを実現することにある。

本発明の第２の目的は、相互接続された装置のクラスタ構成を容易に変更できる ようになったこのような改善されたコンピュータの相互結合用カブラを実現する ことにある０本発明のこれに関連した目的は、冗長チャネルを備えたこのような カプラを実現して、各冗長チャネルに対して上記のクラスタ構成を確実に一致さ せるようにすることにある。

本発明の第３の目的は、コンピュータ装置を追加して相互結合するための段階的 に拡張できる能力を備えたこのような改善されたコンピュータ相互結合用カブラ を実現することにある。

本発明の第４の目的は、内部欠陥が発生したときにデータ交換を停止し、この内 部欠陥を診断して欠陥のある回路を分離すると共にこの回路を特定することの可 能となった、このような改善されたコンピュータ相互結合用カブラを実現するこ とにある。

本発明の第５の目的は、欠陥のある回路基板を新たなあるいは修理した回路基板 と交換するのみで、修理後ただちに全稼動状態に復帰でき、カプラを解析して欠 陥回路基板の修理のための情報を検査する必要のないように、改善されたコンピ ュータ相互結合用カブラを形成することにある。

これら及び他の目的を達成するために、コンピュータ相互結合カップラが提供さ れる。これは、多数のデータ処理装置の各チャンネルを相互結合するための多数 の選択されるジャンフタを有している。

このコンピュータ相互結合カップラは、利用可能なジャンフタを選択することに よりアドレス付けされたデータパケットの経路を決定するための論理回路を有し ている。この経路決定回路の複雑性を最小にするためには、ソース及び目標チャ ンネル間で前記経路決定回路を共用することが好ましい、しかしながら、一つ以 上のソースチャンネルが同じ時刻にサービスを要求することが可能である。経路 決定回路の必要とされる処理機能を最小にするためには、タイムシェアリングに 基づいて同時に経路決定要求をサービスし、経路決定要求がサービスされるシー フェンスを決定する調停回路を使用することが好ましい、過度なメソセージロー ディング条件下では、このシーフェンスは、各チャンネルがジャンフタの全ての 制限された機能を共有することができる程度に影響を及ぼす場合がある０階層回 転優先順位手法が全ての使用されるチャンネル回路間で公正な調停を補償するた めに与えられる。

経路決定回路の制限された処理機能が最も有効に使用されることを確かにするた めに、メツセージの経路を決定し、メツセージをキュー（待機）させ、そしてメ ツセージが完了した時にジャンフタを開放するための異なる要求が優先順位に関 してグループ分けされて、ランク付けられる。各優先順位のグループにおける要 求を調停するために、それぞれの重複調停論理が与えられる。

本発明の他の目的および利点は、以下の詳細な説明を読み、添付図面を参照する ことによって明らかとなる。

〔図面の簡単な説明〕

第１図は、従来形式の多数のデータ処理装置を相互結合するための本発明の好適 な実施例の使用を示す説明図である。

第２図は、どのようにしてメツセージがジャンフタを介してソース・チャネルか ら目的チャネルに対してルート指定されるがを示すと共に、診断のためにどのよ うにして内部メツセージがジャンフタを介してルート指定されるのかを示す概略 図である。

第３図は、実施例の回路を好適に回路基板上に配置する方法およびシェア型バス による回路基板の相互結合の方法を示す概略図である。

第４図はソース・チャネルからのメンセージを目的チャネルにルート指定するた めに使用するコントロール・パス、および診断プロセッサとメツセージのルート 指定を行う回路との間の結合を示す機能ブロック図である。

第５図は、発生元のボートから目的光のポートへのメツセージのル−ティングお よび目的ボートからのアクノリフジメント・コードの返却を示すタイミング図で ある。

第６図は、コントロール回路、コントロール信号、現在の論理状態および相互結 合用カプラー構成を記憶するｉモリ、および異常動作状態を検出する各種のタイ マを、より詳細に示す機能ブロック図である。

第７図は、サービス要求が同一優先レベルにある場合における階層的回転優先順 位円停法を示す概略図である。

第８図は、サービス要求が高い優先順位の組と低い優先順位の組とに分類され、 各組内において発生した同時要求を調停するために別個の調停回路が配置されて いる二重優先順位法を実施化するための論理回路を示す概略図である。

第９Ｕ！Ｊは、プライオリティ・リング・エンコーダを示す概略図である。

第１０図は、バーチュアル・スター・カプラーどのようにして、−Ｕの目的チャ ネルを伴ったソールチャネルの組として規定されるのかを示す図である。

第１１図は、最大８個のバーチュアル・スター・カブラの定義情報を記憶し、特 定のソース・チャネルから特定の目的チャネルへのメツセージのルート指定を可 能にする信号を発生するメモリ／論理回路を示す。

第１２図は、コンピュータ相互結合用カプラー介して伝送されるメツセージ用の 特定なフォーマットの一例である。

第１３図は、マンチェスタ・デコーダおよびキャリヤ検出ロジックを有するシリ アル・パラレル・コンバータを示す概略図である。

第１４図は、メツセージ・シンクロナイザおよびレシーバ・コントロール・ロジ ック用のサイクル・カウンタの概略図である。

第１５図は、メツセージのルート指定要求を発生するレシーバ・コントロール・ ロジックの概略図である。

第１６図は、メツセージ・キューイング用のレシーバおよびトランスミンク・ロ ジックの概略図である。

第１７図は、ファースト・イン・ファースト・アウト・バンファ用およびスイッ チ・マトリックスのインターフェース用の論理回路の概略図である。

第１８図は、スイッチ・マトリックス用および信号受は取り用の論理回路の概略 図であり、上記の信号は、トランスミンクおよびレシーバに対してジャンフタが 割り当てられたか否かを指示すると共に、割り当てられたジャンフタのアイデン ティフィケーション番号を示す。

第１９図は、レシーバをジャンフタに接続するための好適なスイッチング回路の 概略図である。

第２０図は、ジャンフタをトランスミンクに接続するための好適な回路の概略図 である。

第２１図は、ジャンフタのリザーブおよびドロップ用のサービス要求を発生する レシーバ・ロジックの概略図である。

第２２図は、レシーバへのジャンフタの割当変更を検出するレシーバ・ロジック の概略図である。

第２３図は、トランスミフタ・コントロール・ロジックの概略図である。

第２４図は、メツセージのルーティング、ジャンフタのリザーブおよびドロンピ ング、メツセージのルーティング要求のキューイングおよびドロンピングのため のサービス要求を処理する中央スイッチ・ロジックの概略図である。

第２５図は、中央スイッチ・ロジックで使用される要求プライオリティ・デコー ダの概略図である。

第２６図は、ルーティング要求が可能であるか否かを判別する中央スイッチ・ロ ジックの概略図である。

第２７図は、中央スイッチ・ロジックによって、ジャンフタのリザーブおよびド ロップ用の要求を出すためのコンビネーション・ロジックの概略図である。

第２８図は、中央スイッチ・ロジックによって、メツセージ・ルーティング要求 のためのコンビネーション・ロジックの概略図である。

第２９図は、メツセージをルーティングするために中央スイッチ・ロジックによ って使用されるコンビネーション・ロジックの概略図である。

第３０図は、メツセージ要求をドロツプするために、中央スイッチ・ロジックに よって使用されるコンビネーション・ロジックの概略図である。

本発明は、多岐にわたる変更や修正が可能であるが、特定の実施例を図示して以 下に詳細に説明する。しかしながら、本発明をここに開示する特定の形態だけに 限定するものではなく、本発明は、特許請求の範囲に規定する精神及び範囲内に 含まれる全ての変更、等動物、そして変形も網羅するものである。

第１図は、本発明の様々な特徴を組み込んだコンピュータ相互接続カブラー（一 般的に５０で示す）の使用例を示すものである。高い信転性を得るために、カプ ラー５０は、例えば、光フアイバーリンク５３によって互いに接続された２つの 同一のカプラー５１と５２によって形成されている。リンク５３は、カプラー５ １．５２のいずれかによって受け取ったオペレータ要求により状態が変化すると きにカプラー５１及び５２の構成が同一の状態に維持されるよう確保する。カプ ラー５１と５２は、これらによって相互接続された多数のデータ処理装置の状態 及び起こりえる機能不良についての情報を分担するためにリンク５３を使用する こともできる。これらのデータ処理装置は、中央処理ユニット５４．５５．５６ ．５７．５８と、磁気テープドライブ６１．６２．６３のためのサーバー５９． ６０と、大量データ記憶装置即ちディスクメモリ６４．６５．６６．６７．６８ ．６９とを含む０通常のケースでは、中央処理ユニフト５４ないし５８は、高速 度プリンタ７０．７１または低速度プリンタ７２．７３そして多数の時分側ター ミナル（図示せず）、コミニュケーション装置（図示せず）及び用途に特定の装 置（図示せず）に直接リンクされている。

コンピュータ相互接続カプラー５１．５２は、データ処理装置５４−６０を別々 の場所、例えばビルディングの両端に設置できるようにする。さらに、カプラー ５１と５２は、システム内のいずれのデータ処理ユニットも、システム内の他の いずれのデータ処理ユニットに、アドレスされたデータパケットを送れるように する。その上、カプラー５１と５２は、１つのデータ処理装置から別の処理装置 へメツセージを送信するように構成又はプログラムすることができるが、それは 、ソースデータ処理装置及び行き先データ処理装置の各チャンネルがシステムに 対して定められた少なくとも１つの「仮想スターカプラー」に関連した予め定め られたソースチャンネルセント及び行き先チャンネルセントに各々含まれる場合 においてのみである。従って、コンビエータ相互接続カプラー５１．５２は、あ るデータ処理装置へのアクセスを制限し、ある方向のみのデータ転送を許可し、 そして機密性の目的のため、メツセージが最初にあるデータ処理装置に通された 場合にのみそのメツセージを別のデータ処理装置にルーティングできるようにす る。

これ以降の図面に示された特定の実施例によれば、それぞれのカプラー５１．５ ２は２段電子クロスバ−スイッチで、これは、８個の独立した相互接続通信ジャ ソフタを構成するのが好ましい、各ジャンフタは、両方向性で、１秒間に７０メ ガビツトのデータを搬送するのが好ましい、それぞれのカプラー５１．５２は、 少なくとも６４チヤンネルを相互接続できるのが好ましい、カプラー５１．５２ に接続されたチャンネルは、論理的に、８つ程度の仮想スターカプラーに分ける ことができ、そしてチャンネルに接続されたデータ処理装置は、配線し直すこと なしに１つの仮想スターカプラーから、別の仮想スターカプラーへと物理的に論 理的に移動できる。

第２図は、ソースチャンネルＸから行き先チャンネルＹまでのメツセージをルー ティングすることを示す概略図である。チャンネルＸは、インターフェイス回路 ８２をリモート位置のデータ処理装置と相互接続する通信ケーブル８１によって 定められる。同様に、チャンネルＹは、第２の通信ケーブル８５を通して他のリ モートデータ処理装置に相互接続されるインターフェイス回路８３を有する。

説明上、チャンネルＸのためのインターフェイス回路８２は、チャンネルＹにア ドレスされるデータパケットを含むメンセージを通信ケーブル８１を通して受け 取ると仮定する。それ故、このメツセージの目的として、チャンネルＸはソース チャンネルそしてチャンネルＹは行き先チャンネルとなる。このようなメツセー ジを処理するために、それぞれのチャンネルには独特のチャンネル番号が指定さ れる。

メツセージをルーティングするために、メツセージの最初の部分がインターフェ イス回路８２から受信ロジック回路８４へと送信される。受信ロジック回路８４ はルーティング要求を発生し、もしこれが満足されると、複数のジャンフタ８６ の１つが受信ロジック回路８４に指定される。この指定により、スイッチマトリ ックス８７の各スイッチが閉じ、そして受信ロジック回路８４が指定のジャンフ タに接続される。第２図に示されているように、例えば、受信ロジック回路８４ はスイッチ８９を閉じることによってジャンフタ８８に接続される。

メツセージをそのアドレスされた行き先チャンネルにルーティングするには、更 に、その指定のジャンフタ８８が、行き先チャンネルに関連した送信ロジック９ ２に接続される必要がある。このため、送信ロジック回路９２は、スイッチ９１ を含むスイッチマトリクス９０によってジャンフタ８６に接続され、そのスイッ チ９１は、これが閉じると、ジャンフタ８８を送信ロジック回路９２に接続する 。

スイッチマトリクス８７．９０内のスイッチの要求される状態は、ジャンフタ制 御バス９３を通して送られる制御信号によってセントされる。この制御信号は、 送信ロジック回路９２によっても受信され、リンクが確立されたことと、メツセ ージがジャンフタ８６の１つを通して伝達されることを示す、メツセージを受信 すると、送信ロジック９２は、メツセージをチャンネルインターフェイス回路８ ３に送り、通信ケーブル８５を通ってアドレスデータ処理装置へ送るようにする 。

メツセージを受信すると、アドレスされたデータ処理装置は、ソースデータ処理 装置に確認信号を返送する。この確認信号は、通信ケーブル８５を通って返送さ れ、インターフェイス回路８３に通され、そして関連する受信ロジック回路９４ へ達する。受信ロジック回路８４が元のメツセージの送信を終えたときに返送さ れる確認信号の受信を予想する際に、ジャンフタ制御バス９３を経て制御信号を 発生させ、これにより、スイッチ８９及び９１を開きそしてスイッチ９５及び９ ６を閉じ、チャンネルｙに関連した受信口ジンク回路９４と、チャンネルＸに関 連した送信ロジック回路９７との間に逆接続を確立する。返送される確認信号は 、送信ロジック回路９７により、チャンネルＸに関連したインターフェイス回路 ８２へ通され、最初にメツセージを出したデータ処理ユニットへ返送される。

相互接続カプラー５１内の回路をテストするために、相互接続カプラーは更に制 御及び診断ロジック９８を備えており、このロジックは制御信号を発生し、これ らはジャンクション制御バス９３に通されて、選択された１つのチャンネルの受 信及び送信ロジックを通る「保守」ループを確立する。制御及び診断ロジック９ ８は診断メツセージを発生し、これは、診断スイッチマトリクス９９を通してジ ャンフタ８６の１つに送られる。このため、例えば、スイッチ８９．９１及び９ ５が開けられそしてスイッチ９６が閉じられる。

さらに、スイッチ１００が閉じて、制御及び診断ロジック９８をジャンフタ８８ に接続し、これにより、送信ロジック９７への送信経路を確立する。制御及び診 断ロジック９８は、ジャンクション制御バス９３を経て制御信号を発生し、スイ ッチ１０１及びスイッチ１０２を閉じて、受信ロジック回路８４から診断ロジッ ク９８へ至る返送路を確立する。それに加えて、全ての内部回路が保守ループ１ ０３によって閉じられ、送信ロジック９７から受信ロジック８４までの信号経路 を形成する０例えば、送信ロジック９７及び受信ロジック８４は、インターフェ イス回路８２から切断され、受信ロジック８４及び送信ロジック９７の双方がス イッチマトリクス８７を通してジャンフタ８６に接続されたときに保守ループ１ ０３を通して相互接続される。送信された診断メツセージと、受信された診断メ ツセージを比較することによって、制御及び診断ロジック９８は、スイッチマト リクス８７を制御する際のエラー、又はスイッチマトリクス８７、受信ロジック ８４或いは送信ロジック９７の不適当な動作を検出することができる。これらの エラーは、制御ターミナル１０５を通してシステムオペレータ１０４に知らされ る。

第３′ｒｇＪは、第１図の相互接続カプラー５１又は５２の１つを形成する様々 な回路基板の図である０回路基板は、中央処理ユニットに使用される種類の通常 のカードケイジに取付けられ、その回路基板は、通常の電源装置１１１によって 作動される０例えば、この実施例における電源、カードケイジ及び送風器は、デ ジタル・イクイップメント・コーポレーションの“Ｖ　Ａ　Ｘ　８６００／８６ ５０”中央プロセッサに使用されているものと同様のものでしる。しかしながら 、力−ドケイジの“バンクブレーン”を変更して、第３図に示すように、多数の バスで回路基板を相互接続することもできる。

５１で一般的に示された例示的なコンピュータ相互接続スイッチは、少なくとも コンソール及び診断プロセッサのための回路板１１２を備え、これは、第２図の 制御及び診断ロジック９８を構成するものである０診断プロセッサ１１２は、例 えば、デジタル・イクイップメント・コーポレーシッンの”ＦＤＰ−１１″をベ ースとするプロセッサである０診断プロセッサに関連して、一対のフロッピーデ ィスクドライブ１１３、光フアイバーリンク５３、そして制御ターミナル、オブ シッンのリモートドライブ及び制御パネルへのリンクがある。又、診断プロセッ サ１１２は、診断プロセッサ用のプログラムメモリー１１５及びデータメモリ１ １６を含むメモリーボード１１４にも関連している。プログラムバス１１７は診 断プロセッサをプログラムメモリ１１５にリンクし、そしてプロセッサデータバ ス１１８は、診断プロセッサとデータメモリ１１６とをリンクする。

本発明の特徴によれば、メモリーボード１１４は、更に、スイッチル−ティング ポリシーレベルの情報を記憶するスイッチ制御メモリ１１９を含む、この情報は 、例えば、システムの仮想スターカプラーを定義したもののマスターコピーを含 み、そして異常なまたは不適当な動作状態がコンピュータ相互接続カプラー中の ロジック回路に起きていることを検出するための様々なタイマーの時間間隔を定 めるデータも含む０診断制御バス１２０は、スイッチ制御メモリ１１９と診断プ ロセッサ１１２をリンクするために装備されている。

診断制御バス１２０は、診断プロセッサがポリシーレベル情報を中央スイッチロ ジックにダウンロードできるようにし、このロジックは、スイッチマトリックス を制御することにより選択されたジャンフタを通じてメツセージをルーティング する。中央スイッチロジックは、スイッチ制御ボード１２１に含まれ、このボー ドは診断スイッチマトリクスも含む（第２図９９）、ポリシーレベル情報をダウ ンロードしそして診断スイッチマトリックスをセントするために、診断プロセン サ１１２は、中央スイッチロジックに割り込むか又は制御コマンドを送り、以下 に詳しく述べるように、中央スイッチロジックのメモリ及びレジスターをアドレ スできるようにする。

又、診断及び制御バス１２０は、スイッチ制御ボード１２１及びチャンネルイン ターフェイスボード１２２．１２３に含まれた電気的に消去可能で且つフログラ ム可能なメモリ　（ＥＥＦＲＯＭ）に診断プロセッサ１１２をリンクするのに用 いられ、これは、欠陥のある回路板が修理のために取り外される前にこの欠陥回 路板に診断情報を書き込むためである。それ故、欠陥が検出されたときのシステ ムの状態及び形態のような診断情報と、診断へと導くエラーフラッグは、欠陥回 路板と共に修理工場へ送られる。このことは、欠陥のある回路板が返送されたと きに、その回路板上の全ての欠陥を適切に修理する見込みが高くなるように回路 板に対してより完全な修理を確保する。各回路板のＥＥＦＲＯＭは、診断情報と 共に、回路板の識別情報、例えば、その回路板の形式又はそれによって行なわれ る機能、回路板のシリアル番号、回路板の製造年月日と場所、及びその回路板の 修理経過を含むのが好ましい。

所望のチャンネル数をある最大数まで受け入れるようコンピュータ相互接続カプ ラー５１を徐々に拡張するために、コンピュータシステムに相互接続されるべき ある個数のデータ処理装置の各々に対してチャンネルインターフェイスポード１ ２２が設けられている。

好ましくは、チャンネルインターフェイスポードは、８個のチャンネルに対する インターフェイス回路と共に、それに関連した受信ロジック、送信ロジック及び スイッチマトリクス回路を含んでいる。

スイッチ制御ボード１２１の診断スイッチマトリクスは、ジャンフタ８６により チャンネルインターフェイスボードド１２２のスイッチマトリクスにリンクされ 、ジャンフタは、システムに取り付けることのできる他のチャンネルインターフ ェイスポード１２３のスイッチマトリクスにまで延びている。スイッチマトリク スのスイフチをセットしたりリセットしたりするために、スイッチ制御ボード１ ２１は、ジャンフタ制御バス９３を通して、チャンネルインターフェイスポード １２２．１２３にリンクされる。

チャンネルインターフェイスポード１２２，１２３がスイッチ制御ボード１２１ の中央ロジックヘルーティング又は待ち行列の要求を送信するようにするために 、それらボードは、スイッチ制御バス１２４を通してリンクされる。又、スイッ チ制御バス１２４は、確認信号を返送したり、流れ制御信号をスイッチ制御ボー ド１２１からチャンネルインターフェイスポード１２２．１２３へ送るのにも使 用される。その上、チャンネルインターフェイスバス１２２．１２３は、診断制 御バス１２０にもリンクされていて、診断プロセンサ１１２がタイマーインター バルのような情報を受信及び送信ロジックにダウンロードできるようにすると共 に、診断プロセッサがカウンタ、レジスタ、送信及び受信ロジックの状態につい て質問できるようにする。

コンビエータ相互接続カプラーの動作中に、スイッチ制御ボード１２１及びチャ ンネルインターフェイスポード１２２．１２３の回路によって種々の警報又はエ ラー状態が発生される０診断プロセッサがこれらの当該状態を素早く確認できる よにするため、診断制御バス１２０はスイッチ制御ボード１２１とそれぞれのチ ャンネルインターフェイスポードに対して各割り込み要求ラインを含んでいる。

診断プロセッサ１１２が割り込みされると、これは、割り込み要求を発している ボードのエラーフラングレジスタをアドレスする。

回路板１２１．１２２．１２３を取り付けたり取り外したりするときにコンピュ ータ相互接続カプラーの操作を容易にするため、個個別の状態／クリアバス１２ ５が設けられており、これは、診断プロセッサがカードケイジの各スロツク（図 示せず）をポーリングして、回路板が取り付けられているかどうかの情報を得ら れるようにし、そしてもしそうならば、回路板の形式と、それに関連したチャン ネル番号を示す情報も得られるようにする。状Ｌｉ／クリアバスは、例えば、診 断プロセッサ１１２から回路板の各スロツクへ至る個別のイネーブルライン及び 個別のクリアラインを含む、イネーブルラインは、回路板が各状態レジスターか ら状態バスに沿って状態コードを送信できるように順次作動される。クリアライ ンは、診断プロセッサがそれぞれの回路板１２１．１２２．１２３を独立してリ セットできるようにする。

コンピュータ相互接続カプラーは、更に、トラフインクデータ収集ボード１２６ を含み、これはトラフィックデータ制御バス１２７を通じて診断プロセンサ１１ ２とリンクされている。トラフインクデータ収集ボードは、例えば、各ジャンク ションを経て送られそして各チャンネルから発生されるか又はそこに送られるメ ツセージの周波数を記録するアドレス可能なカウンタを含む。

第４図は、様々な回路機能間の重要な制御経路を含むコンピュータ相互接続カプ ラーの機能ブロック図である。チャンネルインターフェイス回路８２は、通信ケ ーブル８１に接続されたライン受信器１３２及びライントライバ１３３を含む０ 通信ケーブル８１は、例えば、アイソレーシッン変成器（開示せ゛ず）を経てラ イン受信器１３２及びライントライバ１３３に各々接続された一対の同軸ケーブ ルから成るが、ライン受信器１３２及びライントライバー３３に接続された一対 の光ファンバラインから構成されてもよい、同様に、他のチャンネルインターフ ェイス回路８３も、通信ケーブル８５に接続されたライン受信器１３６及びライ ントライバ１３７を含む。

ライン受信器１３２及びライントライバ１３３は、保守ループ１０３を形成する ようにスイッチできるマルチプレクサ１３９を通してそれぞれの受信及び送信ロ ジック８４．９７に接続される。他のチャンネルインターフェイス回路８３も同 様のマルチプレクサ１４０を含む。

通信ケーブル８１．８５を経て送信及び受信されるデータは、マンチェスターエ コーディイングのような自己変調又は自己クロックフォーマットを用いて直列ビ ット流として送信されるのが好ましい。

データ率は、例えば、−秒当り７０メガビツトである。直列ビット流中のクロッ クが回復され、そしてデータビットはマンチェスターデコーダ及び直列／並列コ ンバータ１４１によって８ビツトバイトに枠組される０回路設計を簡単にするた め、共通の内部クロックを用いて全てのチャンネルからのデータが処理される。

それ故、同期回路１４２は、データバイトを内部クロックに同期させるようにデ ータバイト流を選択的に遅延させるのに用いられる。同期されたバイトは、先入 れ先出しバッファ１４３に送り込まれ、メーセージのルーティング中に一時的な 記憶が与えられる。受信制御ロジック８４は、メツセージのヘッダから行き先ア ドレスを得る。又、受信制御ロジック８４は、ヘッダが所定のフォーマットに合 っているかどうかを決定し、もしそうならば、受信制御ロジックは、メツセージ をルーティングするためのサービス要求を中央スイッチロジック１４４に送る。

予め定められた仮想スターカプラーのみに従ってメツセージをルーティングでき るようにするために、中央スイッチロジック１４４は、行き先アドレスと、ソー スチャンネルに対して定められて中央ロジック状態メモリに記憶された１組の所 定の有効行き先アドレスとを実際に比較する。もしメンセージが許可されないア ドレスにアドレスされると、中央スイッチロジック１４４は、そのメツセージを ルーティングするためのサービス要求を拒絶する。さもなければ、中央スイッチ ロジックは、ジャンフタがフリーであるかどうかを判断すると共に、行き先チャ ンネルの送信器又は受信器がビジーであるかどうかも判断する。もしジャンフタ が使用可能で、行き先チャンネルがビジーでなければ、メツセージがルーティン グされる。そうでない場合には、メツセージのルーティング要求は、“行き先待 ち行列′中に入れられ、行き先チャンネルがもうビジーでなくなった際に、その 要求が満たされるようにする。

メツセージ要求が待ち行列に入れられるときには、バッファ１４３のメツセージ を送信することができず、これは廃棄される。

メツセージを送信できるまで全メツセージを記憶するに充分な記憶装置を設ける ことはできるが、これは必要とされず、過剰な量のメモリと付加的なロジックの 複雑さが要求される。更に、後で送信するように全メツセージを記憶することに よりメツセージ送信プロセスの完全性が低減される。というのは、行き先データ 処理装置による受信を直ちに確認できないからである。これに対し、本発明の好 ましい実施例によれば、メツセージの開始のみが一時的に記憶され、それにより 、メツセージ受信の確認は若干遅延されるだけであって、コンピュータ相互接続 カプラーはデータ処理装置に対して比較的透過的であると考えられる。

行き先チャンネルがビジーであるためにメツセージ要求が待ち行列に入れられた ときにソースチャンネルに接続されたデータ処理装置がメツセージを再送信しな いようにするために、それに応答する流れ制御信号がソースチャンネルに送られ 、メツセージが待ち行列に入れられたことを受信制御ロジック８４に指示する。

又、この流れ制御信号は、ソースチャンネルに関連した送信器を作動し、流れ制 御信号を元のデータ処理装置へ返送する。受信の際には、流れ制御信号により、 データ処理装置は、中央スイッチロジックが行き先アドレスのチャンネルがメツ セージを搬送しないと判断しそして待ち行列に入れられたメツセージ要求が行き 先待ち行列の頭部に現われるまで再送信を行なわないように禁止され、これらの 条件が満たされると、中央スイッチロジック１４４は流れ制御信号をオフにし、 ソースチャンネルのデータ処理装置がメツセージを再送信するようにする。

ジャンフタが利用できないためにメツセージルーティング要求が待ち行列に入れ られた場合には、流れ制御信号が送られず、ソースチャンネルのデータ処理装置 は、メツセージを再送信できるようになるや否や自由に再送信を行なう、中央ス イッチロジック１４４は、メツセージをルーティングできるようになると、ジャ ンフタ制御バス９３に信号を送って、フリージャソフタをソースチャンネル受信 器及び行き先チャンネル送信器に指定する。ジャンフタが指定された場合には、 スイッチマトリクス８７．９０の各スイッチが閉じられ、受信制御８４及び送信 制御ロジック９２は、指定のジャソフタに対してメツセージを送信及び受信すべ きであることが信号される。

送信の前に、受信制御ロジック８４はメツセージの開始部にタグを追加し、タグ が指定のジャンフタを経て送信されると、メツセージがバッファ１４３からクロ ックされて出される。タグは、指定のジャソフタ、ソースチャンネル数及び行き 先チャンネル数を識別する情報を含んでいる。送信制御ロジック９２は、タグを 検査し、タグが間違っている場合にメツセージの送信を阻止する。さもなくば、 タグが剥離され、メツセージの開始部にビット同期ヘッダが追加される０次いで 、ヘッダは、流れ制御及びデータマルチプレクサ１４６と、並列／直列コンバー タ及びマンチェスタエンコーダ１４７を経て送られ、行き先データ処理装置へ直 列形懸で搬送される。

メツセージ送信の終りに、受信制御ロジック８４は、バッファ１４３が空である ことを感知し、スイッチマトリクス８７．９０のスイッチの状態を変える要求を 中央スイッチロジック１４４に送り、指定のジャンフタに対してデータの流れを 逆転させる０次いで、行き先データ処理装置からの確認が指定のジャンフタを経 て返送され、ソースデータ処理装置へ送られる。確認の送信後に、指定のジャン フタが落とされる。

診断メツセージのルーティングも同様に行なわれるが、゛コンソール及び診断プ ロセッサ１１２は、送信及び受信ロジックを含む診断メツセージ制御ロジック１ ４９に接続されたバッファ１４８を経て診断メツセージを送信及び受信する。

第５図には、メツセージが送信されてルーティングされそして対応する確認が返 送されたときに生じる一次制御信号のタイミング図が示されている。コンピュー タの相互接続カプラーは、ＲＥＳＥＴ信号により初期状態にセントされる。Ｒ已 ＳＥＴ信号がインアクティブになった後に、ソースチャンネルＸの受信器は通信 ケーブル８１から入ってくるキャリヤを探索する。キャリヤを見つけると、受信 器は、ＩＮＴＥＲＭＡＬ　ＭＥＳＳＡＧＥ信号によつて指示されるメツセージの 開始を知らせる文字同期コードを探索する。チャンネルＸは、メツセージの最初 の部分を処理した後に、ＲＯＵＴＥＭＥＳＳＡＧＥ信号を中央スイッチロジック に送信する。中央制御ロジックは、これに応答して、ＪＵＮＣＴＯＲＡＳＳＩＧ ＮＥＤ信号により指示されたチャンネルＸ受信器にジャンフタを指定する。

文字同期コードが受信されたときから、メツセージがバンファ１４３にクロック される。ジャンフタが指定されるや否や、プレフィックスタグがジャンフタに沿 って送信され、次いで、メツセージがバッファ１４３からクロックされて出され る。ジャンフタを通るメツセージの送信は、全メツセージがチャンネルＸ受信器 によって受信されたことがｌＮＣ０ＮＩＮＧ　ＭＥＳＳＡＧＥＣＯＭＰＬＥＴＥ 信号によって指示された後も続けられる。バッファ１４３が空になって、全メツ セージがジャンフタを経て送信されたことを信号すると、チャンネルＸの受信器 は、ＲＥＶＥＲ３ＥＰＡＴＨ要求を中央スイッチロジックに送る。ジャンフタに 沿った経路が逆転されると、チャンネルＸの受信器はメツセージの処理を完了す る。

ジャンフタに沿った経路を逆転することにより、ジャンフタはチャンネルＸの送 信器に指定され、これはＪＵＮＣＴＯＲＡＳＳＩＧＮＥＤ　Ｔｏ　ＴＸ　ＯＦ　 ５ＯＵＲＣＥ信号によって指示される。ジャンフタがチャンネルＸの送信器に指 定されると、送信器が作動され、チャンネルＸの受信器はそれ以上のメツセージ を送信しないように禁止される。同様に、チャンネルＸの受信器からチャンネル Ｙの送信器ヘジャンクタを経てメンセージが送られる間に、チャンネルＹの送信 器は、ジャンフタがチャンネルＹの送信器へ指定されたときに作動される。

ジャンフタを経て送られるメツセージの最初の部分は、メツセージの形式を示す コードを含むヘッダバイトを備えている。ジャンフタからの受信の際に、メツセ ージが肯定（Ａ　ＣＫ）でもないし又は否定（ＮＡＫ）確認でもない場合には、 Ｙチャンネ受信器及び送信器の回路がＡＣＫ／ＮＡＫモードに入れられ、これは 、信号の送信後に、チャンネルＹの受信器が行き先データ処理装置からの確認を 予想すべきであることを指示する。特に、チャンネルＹの送信器からメツセージ を最初に送信した後もある時間中に、チャンネルＹの受信器が確認を予想すべき であり、そしてその確認の受信の際に、既に指定されたジャンフタが確認の返送 に指定されているために、チャンネルＹの受信器がメツセージのルーティング要 求を必要としないことをチャンネルＹの受信器に指示する。又、ＡＣＫ／ＮＡＫ モードは、メツセージ処理の完了の際に、ＲＥＶＥＰＳＥＪＵＮＣＴＯＲ要求で はなくＤＲＯＰ　ＪＵＮＣＴＯＲ要求を中央ロジックに送信すべきであることを Ｙチャンネル受信器に指示する。

第５図に示すように、確認は、チャンネルＹの受信器のＲＸＯＦ　ＤＥＳＴＩＮ ＡＴＩＯＮＩＮＴＥＲＮＡＬ　ＭＥＳＳＡＧＥ信号によって指示される。返送メ ツセージは、ジャンフタがチャンネルＹの受信器し指定されたある時間後に生じ る。返送確認のルーティングは必要とされず、メツセージ終了の非常に短時間後 に、チャンネルＹの受信器は、ＤＲＯＰ　ＪＵＮＣＴＯＲ要求を中央スイッチロ ジンクに送信する。いったんメツセージが処理されそして確認が終了すると、ジ ャンフタが落とされ、受信回路は、更に別のメツセージを受信するために初期状 態に戻される。

第６図は、制御ロジック、制御信号、制御ロジックに関連した制御メモリ及びあ る所定の時間インターバル内に制御信号が生じるよう確保する種々のタイマーの 機能ブロック図である。

メツセージを受信する場合には、同期回路１４２がＮＥＷＭＥＳＳＡＧＥ　ＲＥ ＱＵＥＳＴ信号をマンチェスタデコーダ及び直列／並列コンバータ１４１へ送る 。デコーダ及びコンバータ１４１は、それに応答して、ＲＸ　ＭＥＳＳＡＧＥ信 号を返送し、これはメツセージが受け取られたことを指示する。他のある時間に おいて、同期回路１４２はＲＸ　ＣＬＥＡＲＭＥＳＳＡＧＥ信号をデコーダに送 り、メツセージの受信を禁止する。　ＲＸ　ＭＥＳＳＡＧＥ信号は内部クロック に同期され、ＩＮＴＥＲＮＡＬ　ＭＥＳＳＡＧＥ信号を受信制御ロジック８４に 送信する。受信制御ロジック８４は、メツセージを処理した後に又はメツセージ の長さがある長さを越えることが最大メツセージ長さカウンタ１５１によって決 定されたときに、ＥＮＤ　ＭＥＳＳＡＧＥ　ＰＲＯＣＥＳＳＩＮＧ信号を返送す る。又、受信及び送信制御ロジックは、該制御ロジックがループバックモードに あるときを除き、送信制御ロジックがビジーであるときに、メツセージの受信を 禁止するために、ＴＸ　ＢＵＳＹ信号を同期回路１４２へ送信する。

メツセージの処理中に、受信制御ロジック８４は、多数の異なった要求を中央ス イッチロジック１４４へ送る。これらの要求は、２つの別々の優先順位レベルに 基づいてブルーフ分けされる。

ＲＥＶＥＲ３Ｅ　ＰＡＴＨ要求及びＤＲＯＰ　ＪＵＮＣＴＩＯＲ要求は、各々、 指定のジャンフタに沿った経路を逆転しそして指定のジャンフタを落とす優先順 位の高い要求である。優先順位の低い要求は、ＲＯＵＴＥ　ＭＢＳＳＡＧＥ及び ＱＵＥＵＥ　ＭＥＳＳＡＧＥを含む、ＲＯＵＴＥ　ＭＥＳＳＡＧＥ要求は、ジャ ンフタが使用できる場合及び行き先ボートがビジーでない場合にジャンフタを指 定し、さもなくば、メツセージは行き先ポートに対する待ち行列に記録される。

ＱＵＥＵＥ　ＭＥＳＳＡＧＥは、特定の行き先ポートに対する待ち行列にルート メツセージ要求を入れさせる。

メツセージをルーティングする場合には、中央スイッチロジック１４４は、中央 ロジック状態メモリ１５３を参照し、コンピュータの相互接続カプラーの状態を 判断する。好ましい実施例においては、中央ロジック状態メモリ１５３は、スイ ッチ制御ボード（第３図の１２１）の中央スイッチロジック１４４と共に存在す る。ルーティングされたメツセージと、行き先ボートの受信器によってちょうど 受け取られる信号との間の衝突を防止するために、中央スイッチロジック１４４ がルーティングプロセスの完了前に行き先ボートの受信器を迅速にポーリングす ることが所望される。それ故、マンチェスタデコーダから発生された制御信号Ｒ Ｘ　ＣＡＲＲＩＥＲは受信器の制御ロジックから中央スイッチロジックへ送られ 、受信器がビジーであることを指示する。

メンセージは多数のチャンネルから非同期で受け取られるので、受信器の制御ロ ジックは、中央スイッチロジック１４４が要求を首尾良く処理できるかどうか及 びそれができるときを知る必要がある。

受信器の制御ロジックは、例えば、ＦＩＦＯバフファ１４３に一時的に記憶され たメツセージをジャンフタが指定されるまで送信できない、同様に、送信器の制 御ロジック９２は、流れ制御信号を送信するためにメツセージが首尾良く待ち行 列に入れられたかどうか知る必要があると共に、更に、待ち行列に入れられたメ ツセージ要求が各行き先待ち行列の頭部に達したときを知る必要がある。このよ うな場合には、送信器が流れ制御キャリアをオフにしなければならない、この目 的のために、受信及び送信制御ロジックは、ジャンフタが各受信又は送信回路に 指定又は接続されたかどうかそして流れ制御をオンにすべきかオフにすべきかを 指示する信号を中央スイッチロジック１４４から受け取る。ジャンフタを指定す ることとこれを落とすことは、ジャンフタ制御バスを経て送られる信号から決定 することができる。更に、ＲＥＶＥＲ３Ｅ　ＰＡＴ）（、ＤＲＯＰＪＵＮＣＴＯ Ｒ及びＲＯｔＪＴＥ　ＭＥＳＳＡＧＥ要求は、第３図のスイッチ制御バス１２４ を経て返送される信号によって確認することができる。流れ制御は、スイッチ制 御バスを経て送られるＦＬＯＷ−ＣＯＮＴＲＯＬ−ＯＮ及びＦＬＯＷ−ＣＯＮＴ ＲＯＬ−ＯＦＦ信号によってオン及びオフに切り換えられる。

メツセージがある所定の時間インターバル内にルーティングされなかった場合に は、各チャンネル受信器のＦＩＦＯバンファ（第４図の１４３）がオバーフロー する。この状態が生じるかどうか決定するために、受信制御ロジックはメンセー ジルーティングタイマ１５４を含んでいる。メツセージが所定の時間インターバ ル内にルーティングされない場合には、それが廃棄され、ＲＯＵＴＥＭＥＳＳＡ ＧＥ　ＲＥＱＵＥＳＴが引き出され、ＱＵＥＵＥＭＥＳＳＡＧＥ要求が中央スイ ッチロジックに送られる。少なくとも１つの要求確認タイマ１５５は、中央スイ ッチロジックが適度な時間インターバル内に他のサービス要求に応答するかどう かをチェックする。

メツセージの送信及びジャンフタに沿った経路の逆転の後に、ジャンフタは、行 き先チャンネルの受信器がＡＣＫ／ＮＡＫモードにあって確認を待機する間にあ る時間中指定された状態とある。受信及び送信制御ロジック８４．９２は、予想 ＡＣＫ／ＮＡＫタイマーを含み、これは、受信制御ロジック８４が所定の時間イ ンターバル後にＡＣＫ／ＮＡＫモードを出るよう確保すると共に、受信制御ロジ ックに指定されたジャンフタが落ちるように確保する。このジャンフタが落ちる ように更に確保するために、中央スイッチロジック１４４は、ジャンフタが所定 の限界時間以上指定されたときに時間切れするジャンフタタイマー１６１を備え ている。中央スイッチロジックは、ジャンフタタイマーの時間切れを感知する手 段、例えば、ジャンフタカウンタ１６２及びマルチプレクサ１６３を備えている 。

これらの回路がジャンフタタイマーの時間切れを見出したときには、ジャンクタ テ間切れ信号（ＪＴ）を発生し、これは、サービスジャンフタタイマ要求（ＳＪ Ｔ）を生じさせ、これが中央スイッチロジック１４４で処理されることにより各 ジャンフタが落とされる。

メツセージ要求が待ち行列に入れられたときには、Ｆ　Ｌ　０Ｗ−ＣＯＮＴＲＯ Ｌ−ＯＮ信号によって流れ制御がオンになる。メツセージ要求が各行き先待ち行 列の頭部に達すると、行き先チャンネルがメツセージの再送信に指定される。中 央スイッチロジックの１組の待ち行列タイマー１５６は、行き先が過剰に長い時 間指定された状態にならないように確保する。ある時間周期の開始は、中央スイ ッチロシック１４４から受信及び送信制御ロジック８４．９２へ送られるＦＬＯ Ｗ−ＣＯＮＴＲＯＬ−ＯＦＦ信号によッテ知らされる。

不当に長い時間が経過したときに流れ制御をオフにするために、流れ制御タイマ ー１５７が送信制御ロジック９２に設けられている。

送信制御ロジック９２は、更に、流れ制御／データマルチプレクサ１４５へ送ら れるＦＬＯＷ　Ｃ０ＮＴＲ０Ｌ信号を発生する回路を備えている。又、送信制御 ロジックは、ＴＲＡＮＳＭＩＴＥＮＡＢＬＥ信号を発生し、これは、流れ制御／ データマルチプレクサ１４５を通って並列／直列コンバータ及びマンチェスタエ ンコーダ１４６に送られる。

本発明の重要な特徴によれば、流れ制御／データマルチプレクサ１４５に送られ たＦＬＯＷ　Ｃ０ＮＴＲ０Ｌ信号は、入ってくるメツセージがジャンフタを経て 送信制御ロジック９２へ送られたときに一時的に禁止される。この入ってくるメ ツセージ（その前にギャップ又はポーズがある）は、ＦＬＯＷ　Ｃ０ＮＴＲ０Ｌ 信号に応答して流れ制御／データマルチプレクサ１４５によって選択されたキャ アにＳ挿入される。それ故、データ処理装置がメツセージの送信を禁止された時 間中には、メツセージの受信が許される。更に、このデータ処理装置への流れ制 御信号は、入ってくるメツセージの受信及びそれに対応するＡＣＫ又はＮＡＫの 送信の後に再開される。

受信及び送信制御ロジックがＦＬＯＷ−ＣＯＮＴＲＯＬ−ＯＦＦ信号を受信しそ して流れ制御キャリアが流れ制御／データマルチプレクサ１４５によってオフに されると、予め禁止されているデータ処理装置が待ち行列タイマ１５６によって 確立されたある時間範囲内にその所望のメツセージを再送信しなければならない 、もしそうでなければ、メツセージの所望の行き先の待ち行列に対する待ち行列 タイマーが時間切れする。中央スイッチロジック１４４は、待ち行列カウンタ１ ５Ｂ及びマルチプレクサ１５９のような回路を含み、これらは、待ち行列タイマ ー１５６を周期的に操作し、待ち行列タイマーの時間切れを見つけたときに、待 ち行列時間切れ信号（ＱＴ）を発生し、これはサービス待ち行列タイマー要求（ ＳＱＴ）を生じさせる。中央スイッチロジック１４４によって処理されたときに は、ＳＱＴ要求が各待ち行列の頭部にあるメンセージ要求をその待ち行列から落 とさせ、その待ち行列の次の行にあるメツセージ要求が処理されるようになる。

サービス要求を迅速に処理するために、中央ロジック状態メモリ１４５は、その 要求を処理するに必要な情報が非常に容易に利用できるように編成される。ルー ティング要求が、例えば、予め定められた仮想のススターカプラーによって許容 されるかどうか判断するために、中央ロジック状態メモリは、ＲＯＵＴＥ、ＭＥ ＳＳＡＧＥ要求を発生したソースチャンネルの番号を用いてアドレスされる許容 ソースセントメモリ１６４を備えており、更に、中央ロジック状態メモリは、行 き先チャンネル番号を用いてアドレスされる許容行き先セントメモリ１６５を備 えている。これらメモリに記憶される情報の特定の編成及び使い方は、第１０図 及び第１１図を参照して以下に説明する。

中央スイッチロジック１４４が指定のソース又は行き先チャンネルに各々関連し た行き先又はソースチャンネル状態を決定できるようにするために、中央ロジッ ク状態メモリは、ＲＸ状態テーブル１６６と、ＴＸ状態テーブル１６７とを備え ている。同時に、各ソースチャンネルに指定されたジャンフタを指示するテーブ ル１６８と、各行き先チャンネルに指定されたジャンフタを指示するテーブル１ ６９とが設けられている。サービスジャンフタのタイマー要求に応答してジャン フタを落としてそしてジャンフタの状態を容易に指示するために、ジャンフタ番 号によってアドレスされるジャンクタテ−プル１７０が設けられている。ジャン クタテ−プルは、各ジャンフタごとに、そのジャンフタが指定されるかどうか指 示し、そしてもしそうならば、シャンフタが指定されるソース及び行き先きを指 示する。又、ジャンクタテ−プル１７０は、例えば、保守の目的でジャンフタを 指定しておくために使用できる状態入力を備えている。

中央スイッチロジック１４４がメツセージ要求を行き先待ち行列に迅速に出せる ようにするために、中央ロジック状態メモリは、待ち行列の頭部に各ポインタを 指定するテーブル１７２と、待ち行列の後部に各ポインタを指定するテーブル１ ７３とを含む別々のテーブルを有している０頭部及び後部テーブル１７２．１７ ３の出力は、行き先待ち行列が記憶されるメモリ１７４の最下位アドレス入力へ マルチプレクサされる０通常、待ち行列メモリ１７４及び待ち行列ポインターテ ーブル１７２．１７３の最上位アドレス入力は、行き先チャンネルの番号によっ てアドレスされるが、１つの例においては、以下で述べるように、ソースチャン ネル番号によって待ち行列メモリ及びテーブルをアドレスすることが所望される 。ソースチャンネル番号又は行き先チャンネル番号の選択は、一対のゲート１７ ５．１７６によって与えられる。同様に、頭部又は後部ポインタは一対のゲート １７７．１７８によって選択される。

メツセージ要求を待ち行列に入れたときに、中央スイッチロジック１４４は、所 与の行き先待ち行列に対して一度だけソースチャンネル番号が現われるように確 保することが所望される。所与のソースチャンネル番号が所与の行き先待ち行列 に既に記憶されているかどうかを中央スイッチロジックが迅速に決定できるよう にするために、待ち行列入力テーブル１７９が設けられており、これは、ソース 及び行き先チャンネルの各組合せごとに単一ピント入力を含む。

例えば、６４個のチャンネルを含む好ましい実施例においては、待ち行列入力テ ーブル１７９が６４Ｘ６４単一ビントマトリクスとして編成される。メツセージ 要求が待ち行列に入れられるたびに、各ピントがセントされ、そしてメツセージ 要求が待ち行列から取り出されるたびに各ピントがクリアされる。

第７図は、ハイアラーキの回転仲裁回路を示す図であり、これは、受信器及び送 信器の制御ロジックから中央スイッチロジックへ送られる同時サービス要求を仲 裁するために効果的に用いられるものである。第７図は、簡単な回路であり、第 ８図の変形Ｂ様が好ましいことを理解すべきである。第７図に示すように、例え ば、各チャンネルのインターフェイスボード１２２’、１２３’は、各リングチ ャンネルアービトレータ１８１′を備えており、これは、チャンネルインターフ ェイスポードの各チャンネルに関連した各受信ロジック回路８４′の特定の１つ からサービス要求を選択する。更に、各チャンネルインターフェイスボード１２ ２′、１２３′は、各リングチャンネルアービタ１８１′をスイッチ制御ボード １２１′のリングボードアービトレータ１８４′に接続する各要求ライン１８３ ′を有している。リングボードアービタ１８４′は、リングチャンネルアービタ 回路１８１′の特定の１つから要求を選択し、ボードアービトレータは、スイッ チ制御バス１２４′を経て選択されたボードのボード番号を送信し、チャンネル インターフェイスポード１２２′、１２３′の各々に設けられたボード選択デコ ーダ１８５′にそれを加える。ボード選択デコーダ１８５′は、リングボードア ービトレータ１８４′によって選択された特定のボード番号を確認し、リングチ ャンネルアービトレータ１８１′によって選択されたチャンネル番号を通すゲー ト１８６’、１８７’、１８８’をイネーブルする信号を発生する。チャンネル デコーダ１８９′及びゲート１９０′、１９１′によって更に選択されたときに は、選択されたボードの選択されたチャンネルの受信ロジックからの要求コード がスイッチ制御バス１２４′を経てスイッチ制御ボード１２１′へ送られる。要 求コードは、例えば、特定のサービス要求を識別する要求識別番号と、ルートメ ツセージ又は待ち行列メツセージサービス要求とに関連した行き先チャンネルを 識別する番号とを含んでいる。

第７図のハイアラーキ仲裁回路の重要な効果は、スイッチ制御ボード１２１′の リングボードアービトレータ１８４′又は他のチャンネルインターフェイスポー ド１２２′、１２３′のリングチャンネルアービトレータ１８１′に対して変更 を行なわずに更に別のチャンネルインターフェイスポードを設置できることであ る０例えば、チャンネルインターフェイスポードが除去されたときには、それに 関連した要求ライン１８３′が低レベルとなり、リングボードアービトレータ１ ８４′には要求が送られない、従って、リングボードアービトレータ１８４′は 、コンピュータ相互接続カプラーに設置されたチャンネルインターフェイスポー ドからの要求を仲裁するときに欠落ボードを単にスキフプするだけである０例え ば、第７図に示すように、要求が確認されるたびに、リングボードアービトレー タ及び各リングチャンネルアービトレータが次のアクティブな要求に進むように される。特に、要求確認信号（ＲＥＱ、ＡＣＫ、）は、「サービスグランド（許 可）」として働いて、選択されたボードのリングボードアービトレータ１８４′ 及びリングチャンネルアービトレータ１８１′を「クロフク」してこれらが次の サービス要求を選択できるようにする。この点において、クロンクイネーブル入 力（ＣＥ）は、完全に同期した入力であって、標＄ＴＴＬバー）＆７４１７３の データイネーブル入力に対してアナログ形態で機能するのが好ましい。換言すれ ば、クロンクイネーブル入力（ＣＥ）が低レベルであるときに、同期ロジック回 路は、ロジック回路のレジスタがたとえクロックされたとしても、選択的なフィ ードバックにより状態を変えない。

第７図のハイアラーキ優先順位機構に対する別の効果は、全仲裁ロジックが比較 的簡単でありそして仲裁ロジックがチャンネルインターフェイスポード１２２′ 、１２３′に対して単に複製されるだけであることである。更に、リングボード アービトレータ１８４′に対する回路は、リングチャンネルアービトレータ１８ １に対する回路と実質的に同じである。

第８図を参照すれば、好ましいチャンネルインターフェイスポード１２２が詳細 に示されており、これは、受信ロジック回路８４からの低優先順位の要求を仲裁 するための第２のリングチャンネルアービトレータ２０１を含んでいる０本発明 の重要な特徴によれば、サービス要求は、低優先順位の要求と高優先順位の要求 とにグループ分けされ、各優先順位グループ内で要求を仲裁するために別々のリ ングアービタが設けられている０例えば、低優先順位のリングチャンネルアービ トレータ２０１に組み合わされているのは、チャンネルデコーダ２０２及びゲー ト２０３．２０４であり、これらは、ゲート１８６．１８７に関連して動作して 、低優先順位のリングチャンネルアービトレータ２０１により与えられたチャン ネル番号又は高優先順位のリングチャンネルアービトレータ１８１によって与え られたチャンネル番号のいずれかを選択する。

ライン２０５の高優先順位サービス要求信号は、ボード選択デコーダ１８５がイ ネーブルされたときにゲート２０３．２０４又はゲート１８６．１８７のいずれ かをイネーブルするためにインバータ２０６に供給される。換言すれば、ボード からのサービス要求が許可されそして高及び低の両方の優先順位要求が存在する ときに、中央ボードアービトレータへフィードバックされる要求チャンネルが高 優先順位要求のチャンネルとなる。

第８図に更に示すように、低優先順位のリングチャンネルアービトレータからの 低優先順位要求は、スイッチ制御ボード１２１の低優先順位のリングボードアー ビトレータ２０７へ送られ、高優先順位のリングチャンネルアービトレータから の高優先順位要求は、これも又スイッチ制御ボード１２１上にある高優先順位リ ングボードアービトレータ２０８へ送られる。オアゲート２１８は、ＨＩＧＨＲ ＥＱ　ＡＣＫ信号及びＬＯＷ　ＲＥＱ　ＡＣＫ信号を合成し、チャンネルインタ ーフェイスポード１２２．１２３のためのＧＲＡＮＴＳＥＲＶＩＣＥ　ＲＥＱＵ ＥＳＴ信号を発生する。優先順位が許可されたチャンネルのボード選択番号は、 ２つの３状態ゲ−）２１９．２２０のイネーブルされた一方によって与えられる 。

ゲート２１９は、高すングボードアービトレータ２０８のＨＩＧＨＲＥＱ出力に よってディスイネーブルされ、ゲート２２ｏはこのＨＩＧＨＲＥＱ出力によって イネーブルされる。

逆転経路要求及びドロンブジャンクタ（ジャンフタを落とす）要求は、高優先順 位要求としてグループ分けされ、ルートメッセージ及び待ち行列メツセージ要求 は低優先順位要求としてグループ分けされるのが好ましい、受信チャンネルロジ ック８４においては、高優先順位要求がオアゲート２１０によって組み合わされ 、低優先順位要求がオアゲート２１１によって組み合わされる。

第９図には、リングチャンネルアービトレータ１８１の好ましい編成の概略図で ある。中央スイッチロジックのリングボードアービトレータ１８４についても実 質的に同じ回路が使用される。リングアービトレータは、最後に優先順位が与え られたチャンネルの番号を記憶するレジスタ２２１を備えている。次に優先順位 が与えられるべきチャンネルは、チャンネル選択ロジック２２２によって決定さ れる。プログラム可能なロジックアレイを用いることによってこのチャンネル選 択ロジックを簡単に実施するために、チャンネル選択ロジックはチャンネルデコ ーダ２２３の出力を受け取り、個々のチャンネル選択出力を発生する。これらは エンコーダ２２４へ送られ、そしてこのエンコーダは優先順位が与えられるべき 次のチャンネルのエンコードされたチャンネル番号を出力する。チャンネル選択 ロジック２２２に対する論理的な式が添付資料Ｉに示されている。

デコーダ２２３からチャンネル選択信号を受け取るのに加えて、チャンネル選択 ロジック２２２は、その各々のチャンネルインターフェイスポードに関連したチ ャンネルから個々の要求も受け取る。優先順位が各チャンネルに対して次に与え られるべきであるかどうかを各々指示するチャンネル選択ロジック２２２の出力 は、論理オアゲート２２５において組み合わされ、いずれかのチャンネルによっ て要求が与えられたかどうかを指示する。

第１０図には、ペン図が２３０で一般的に示されており、これは、行き先チャン ネルの各組に関連した所定の１ｍのソースチャンネルとして仮想スターカプラー の定義を示すものである。第１０図に示すように、１組のソースチャンネルは１ 組の行き先チャンネルに交差する。この場合、チャンネルは交差部において互い に自由に通信する。その他については、チャンネル間のメツセージ通信は、ソー スチャンネルから行き先チャンネルへのみ行なわれる。多数のこのようなスター カプラーをコンピュータの相互接続カプラーに対して定めるのが好ましい、いず れの所与のチャンネルも２つ以上の仮想スターカプラーに含まれる。

第１１図には、許容ソースセントメモリ１６４及び許容行き先セントメモリ１６ ５における板上スターカプラーを表わす好ましい方法が示されている。許容ソー スセントメモリ１６４は、チャンネル番号０ないし６３によってアドレスされる ６４バイトを含んでいる。

各バイトの各ビット位置は、そのバイトをアドレスするソースチャンネルが各ビ ット位置に対し仮想スターカプラーに含まれるかどうかを表わすための論理１又 は０である。許容行き先セントメモリ１６５も同様に１Ａｌｌの６４バイトとし て構成され、バイトの各ピントはそのバイトをアドレスする行き先チャンネル番 号が各ビット位置によって表わされた仮想スターカプラーに含まれるがどうかを 指示するための論理１又は０である。

指定のソースチャンネルからのメツセージが指定の行き先チャンネルへ送られる ことが許容されるかどうかを判断するために、許容ソースセントメモリ１６４の 各ビット出力ラインが論理アンドゲート２４１を用いて許容行き先セントメモリ １６５の各ビット出力と論理アンドされる。それ故、各ゲートは、コンピュータ 相互接続カプラーに対して定めることのできる８個の仮想カプラーの各々に対し 指定のソース及び行き先が各ソースチャンネルセット及び行き先チャンネルセン トに見出されるかどうかを指示する出力を発する。

メツセージは８個の仮想スターカプラーのいずれか１つを通してルーティングす ることが許された場合にルーティングされねばならないので、アンドゲート２４ １の出力は論理オアゲート２４２で組み合わされ、メツセージのルーティングを 可能にする信号を発生する。

例えば、許容ソースセントメモリ１６４及び許容行き先セントメモリ１６５のプ ログラミングが第１１図に示されており、これは、仮想スターカプラーがメツセ ージを受信するのみの装置、メツセージを送信するのみの装置及び少数の選択さ れたチャンネルグループ間でメツセージを交換する装置を許容する特定の場合を 示すものである。Ｏピント位置に対して定められた仮想スターカプラーは、許容 ソースセットメモリ１６４の全てのソースチャンネルに対する論理１を含むが、 ０の行き先チャンネル番号に対する０ビット位置のみにおける論理１を有する。

それ故、０ビット位置に対して定められた仮想スターカプラーは、チャンネル０ に接続されたデータ処理装置がデータの受信にのみ使用できるようにする。

第２ビット位置によって定められた仮想スターカプラーは、ソースチャンネル１ 及び２と行き先チャンネルｌ及び２に対してのみ論理１を有する。それ故、この 仮想スターカプラーは、チャンネル１と２をそれらの間のいずれかの方向にデー タ交換するように互いに接続する。この形式の仮想スターカプラーは、それらの 各々のアクセスロードをバランスするために各記憶サーバーに対しで定めること ができる。又、この形式の仮想スターカプラーは、中央プロセッサのリソースを １つの接続されたプロセッサグループから別のグループへ柔軟に位置設定又は論 理的に移動できるように定めることができる。ビット２位置に関連した仮想スタ ーカプラーは、ソースチャンネル３に対してのみ論理１を含むが、全ての行き先 チャンネルに対して論理１を発生する。それ故、ビット２に関連したこの仮想ス ターカプラーは、ソースチャンネル３に接続されたデータ処理装置を、他のデー タ処理装置へデータを送信できるもののみとして定める。

第１２図には、メツセージ及び確認のための好ましいフォーマントが示されてい る。メツセージ及び確認は非同期で送信され、メツセージを搬送するチャンネル からのキャリアが存在しないインターバルによって分離される。各メツセージは 、ビット同期を容易にする目的で（ｉ５５（１６進）を有するヘッダと、フレー ム同期のための値９６（１６進）を有する文字同期ビットと、メツセージ或いは 正又は負の確認（ＡＣＫ／ＮＡＫ）が受信されるかどうかを指示するバイトと、 メツセージの長さを指示するバイトと、所望の行き先チャンネル番号を指示する バイトと、所望の行き先チャンネル番号の補数を指示するバイトと、メツセージ のソースチャンネルを指示するバイトと、メツセージの長さによって予め指定さ れたデータバイトの数と、繰り返し冗長チェック（ＣＲＣ）と、値ＦＦ（１６進 ）を有するトレーラとを順次含んでいる。正及び負の確認（ＡＣＫ／ＮＡＫ）の フォーマントは、第１２図に示す形態と同様であるが、この場合には、メツセー ジの長さを示すバイトが除去されそしてデータも除去されていることに注意され たい。

第１３図は、第１２図に示すメツセージフォーマットに基づいてメツセージを最 初に検出するための受信ロジックの概略図である。

データ処理装置から送られたメツセージは、参考としてここに取り上げるストア ード氏の米国特許第４．５９２．０７２号に詳細に説明されたように、マンチェ スタデコーダ２５１及びキャリア検出器２５２に受け取られる。第１３図のメツ セージデコーダは、フリップーフロンブ２５３により決定される２つの主状態の １つにある。メツセージデコーダは、ＮＥＷ　ＭＥＳＳＡＧＥ　ＲＥＱ信号に応 答してリセットされたとき及びキャリアがキャリア検出器２５２によって検出さ れなかったときにアイドル状態に入る。このため、フリップフロップ２５３はキ ャリアの存在によってセントされ、キャリアが存在しない場合に、フリップフロ ップ２５４、インバータ２５５及びゲート２５６によってリセットされる。

第１３図のメツセージデコーダがアイドル状態を出て、キャリアの存在中でビジ ーになったときには、マンチェスタデコーダ２５１からの直列形態のデコードさ れたデータが直列／並列コンバータレジスタ２５７ヘクロンクされる。データが この直列／並列コンバータ２５７ヘクロンクされるときには、ヘッダのタイマー インターバルが監視される一方、メツセージデコーダ９６（１６進）の文字同期 値を待機する。この文字同期の存在は、デコーダ２５８によって検出される。こ の同期文字が検出される前にキャリアが消えるか又はヘッダの時間切れインター バルが経過した場合には、ヘッダ時間切れフラグがフリップ−フロツブ２５９に よって信号される。タイミングインターバルはカウンタ２６０によって決定され 、このカウンタは、メツセージデコーダがアイドル状態のとき、同期文字が検出 されたとき又はヘッダの時間切れフラグがセントされたときに、オアゲート２６ １によってリセットされる。このヘッダ時間切れインターバル中にキャリアが失 われることは、アンドゲート２６２によって検出され、ヘッダ時間切れフラグを セットする２つの状態はオアゲート２６３において合成される。

メツセージデコーダがビジーになった後に同期文字が見つかったときメンセージ の存在を信号するために、オアゲート２６４がフリンブーフロンブ２６５をセン トする。このフリップーフロフラグがセットされると、３ビツト２進カウンタ２ ６６は、直列／並列コンバータレジスタ２５７に現われるバイトのためのクロッ クを発生するためにカウントを開始する。フレーム同期バイトは、カウンタ２６ ６が７の値に達したことがアンドゲート２６８によって検出されると、出力レジ スタ２６７ヘストローブされる。フレーム同期コードも出力レジスタ２６７に受 け取られるようにするために、オアゲート２６９はＮＥＸＴ　ＢＹＴＥ信号をア ンドゲート２７０（７）出力と合成し、出力レジスタ２６７に対するクロックイ ネーブル信号を発生する。出力レジスタ２６７から現われるバイトのためのバイ トクロフタは、３ビツト２進カウンタ２６６の出力Ｑ２によって与えられる。出 力レジスタ２６７からのデータを内部クロックと同期するために、一対のゲート ２７１．２７２及びフリップフロップ２７３を用いて、クオドラチュアバイトク ロックが発生され、これは、３ピント２進カウンタ２６６の出力Ｑ２に対して進 められる。

入ってくるメツセージを処理するために、メツセージデコーダをハンドシェーク モードで動作して、メツセージデコーダがＮＥＷＭＥＳＳＡＧＥ　ＲＥＱを受け 取った後にのみメツセージを確認するようにし、１つのメツセージを完全に処理 してから別のメツセージがデコーダによって確認されるようにする。このため、 メツセージの終りがフリップフロップ２７４によって検出され、このフリップフ ロップは、フリップ−フロップ２６５がセントされそしてキャリアが失われたこ とがアンドゲート２７５によって検出されたときにセントされる。それ故、フリ ップフロップ２７４は、ＩＮＣＯＭＩＮＧ　ＭＥＳＳＡＧＥ　ＣＯＭＰＬＥＴＥ 信号を発生する。アンドゲート２７６は、フリップ−フロップ２６５のＱ出力を フリップフロップ２７４のＱ補数出力と合成し、メツセージ発生中に高レベルと なるＭＥＳＳＡＧＥ信号を発生する。

本発明のコンピュータ相互接続カプラーの動作中のある時間に、入つてくるメツ セージのメツセージデコーダを禁止又はクリアすることが所望される。これは、 例えば、チャンネル送信器が作動されたときに行なわれて、それと同時に入って （るメツセージが終了したときにこれがフラグをセントしないようにする。この ために、メンセージデコーダは、ＣＬＥＡＲＭＥＳＳＡＧＥ信号を受け取るオア ゲート２７６を含み、この信号は、フリップ−フロップ２７３をセットし、これ により、ＣＬＥＡＲＭＥＳＳＡＧＥ信号が除去されてその後にキャリアが存在し なくなるまで、ＭＥＳＳＡＧＥ信号を強制的に低レベルにする。

次に第１４図を参照して、ここにはチャンネル受信機ロジックのためのメツセー ジ・シンクロナイザおよびサイクル・カウンタの概略図が示しである。受信デー タ・バイトを内部バイト・クロック２８１と同期させるために、一対のレジスタ ２８２．２８３が設けてあり、これらのレジスタはインバータ２８４で与えられ るようなバイト・クロックの１８０分位相差で刻時される。最大許容メッセージ 長に相当する成る限られた持続時間を有するメンセージの場合、これら２つのレ ジスタ２８２．２８３のうちの１つのレジスタの出力が２つのゲート２８５．２ ８６のうちの対応したゲートによって選定されて内部バイト・クロック２８１に 同期したデータを与えることができる。これら２つのゲートのうちどれを使用可 能とすべきるフリップフロップ２８７が第１３図のメツセージ・デコーダからの 直角位相骨進んだバイト・クロックをサンプリングする。さらに、この決定は、 ＭＥＳＳＡＧＥ信号が存在しないときのみ遅延フリップフロップ２８７を使用可 能とすることによってメツセージの持続時間の間保存される。フリップフロップ ２８７に対してクロックを使用禁止とするのに必要な遅延は遅延フリップフロッ プ２８８が与える。バイトを内部バイト・クロックに細密に同期させるために、 内部バイト・クロック２８１によって刻時される出力レジスタ２８９が設けであ る。受信メツセージからのバイトをフリップフロップ２８９によって与えられた バイトが表わしているときにそれを示すＩＮＴＥＲＮＡＬ　ＭＥＳＳＡＧＥ信号 を遅延フリップフロップ２９０が与える。

第１２図のメツセージ・フォーマントにおける個々のバイトを識別するために、 それぞれのバイトが出力レジスタ２８９の出力として出現したときにシフト・レ ジスタ・サイクル・カウンタ２９１が対応したストローブ信号を発生する。この シフト・レジスタ・サイクル・カウンタはＩＮＴＥＲＮＡＬ　ＭＥＳＳＡＧＥ信 号のり一ディイングエンジを検出するＡＮＤゲート２９２によって与えられた初 期パルスを受け取る。同様に、ＩＮＴＥＲＮＡＬ　ＭＥＳＳＡＧＥ信号のトレー リングエツジでＥＮＤ　ＭＥＳＳＡＧＥ信号をＡＮＤゲート２９３が発生する。

ここで、第１２図のフォーマントがメツセージのためのフォーマントであり、復 帰肯定応答コードのためのフォーマントも長さバイトがないことを除いて同様の ものであることを思い出されたい、サイクル・シフト・カウンタ２９１がメツセ ージおよび肯定応答のためのバイトを復号するのに使用できるようにすべ（、全 体的に２９４で示すマルチプレクサが設けてあり、これは肯定応答がチャンネル 受信機ロジックで予想されるときにＤＥＳＴ、ＤＥＳＴ補数、５ＯＵＲＣＥスト ロ一ブ信号に対するストローブ・パルスの位置をシフトする。

第１４図には、第１３図のメツセージ・デコーダにハンドシェーク、メツセージ 消去信号を与えるロジックも示しである。メツセージ処理の終りで通常はフリッ プフロップ２９５がＮＥＷＭＥＳＳＡＧＥ　ＲＥＱＵＥＳＴ信号を発生する。シ ステムＲＥＳＥＴ信号に応答するか、あるいは、チャンネル送信機が使用中であ るときには、任意の現行メツセージが消去され、新しいメツセージがリクエスト されなければならない、このために、ＯＲゲート２９６がシステムＲＢＳＥＴ信 号とＴＸ　ＢＵＳＹ信号とを組合わせてチャンネル受信機へのＣＬＦ、ＡＲＭＥ ＳＳＡＧＥ信号を発生する。また、第２のＯＲゲート２９７がこのＣＬＥＡＲＭ ＥＳＳＡＧＥ信号をフリップフロップ２９５の出力と組合わせてＮＥＷ　ＭＥＳ ＳＡＧＥ　ＲＥＱＵＥＳＴ信号を発生し、この信号が第１３図のチャンネル受信 機に戻される。また別のＯＲゲート２９８が用いられてＣＬＥＡＲＭＥＳＳＡＧ Ｅ信号をＡＮＤゲート２９２の出力と組合わせてチャンネル受信機ロジックのた めのＩＮＩＴ信号を発生する。その結果、チャンネル受信機ロジックは、チャン ネル送信機が使用中であるか、あるいは、システムＲＥＳＥＴが発生したときに はいつでも、もしくは、検出されたメツセージが出力レジスタ２８９の出力部に 現われる直前にリセット状態になる。

次に第１５図を参照して、ここには、メツセージ・リクエストを発送シ、メツセ ージ処理を終了させるチャンネル受信機ロジックの概略図が示しである。一般的 には、チャンネル受信１Ｉ１１０シツクは行き先および行き先メンセージが互い に一致したとき、メツセージのソース数が物理的なチャンネル数に一致したとき 、メツセージのタイプが予想タイプと一致しかつ予想タイプがＡＣＫまたはＮＡ Ｋコードでないときにルート・メツセージ・リクエストを発生する。

行き先が行き先補数に一致しているかどうかをチェックするために、行き先はレ ジスタ３０１にストローブされる。２人力・専用ＯＲゲート３０２と８人力ＮＡ ＮＤゲート３０３とからなるバンクがレジスタ３０１にストローブされた行き先 を受信メツセージ内のうかをフリップフロップ３０４がチェックする。さらに、 フリップフロップ３０６が用いられ、行き先と行き先補数が互いに一致しない場 合には行き先革一致フラグを診断プロセッサに送る。同様にして、データ・バイ トはソース・コンパレータによって点検される。このソース・コンパレータは一 組の専用ＯＲゲート３０７とＡＮＤゲート３０８とを包含する。このＡＮＤゲー ト３０８は５ＯＵＲＣＥストローブも受け取り、メツセージ内のソース数がチャ ンネル受信機のチャンネル数と一致するときにイネーブル信号を発生するインバ ータ２０９に信号を送る。さらに、フリップフロップ３１０が診断プロセッサに ソース不一致フラグを送る。このようなフラグは、たとえば、通信ケーブルが成 る特定のデータ処理ユニットか゛らコンピュータ相互接続カブラの割り当てチャ ンネルにミスルートしていることを示すことがある。

メツセージまたはコードのタイプを感知する目的で、データ・バイトはＡＣＫデ コーダ３１１およびＮＡＫデコーダ３１２に送られ、これらデコーダの出力はＯ Ｒゲート３１３によって組み合わされてそのメツセージがＡＣＫコードであるか ＮＡＫコードであるかどうかを示す。

チャンネル受信機ロジックがＡＣＫコードあるいはＮＡＫコードのいずれが予想 されるかを決めるために、フリップフロップ３１４がシステム・リセット信号、 受信機に割り当てられたジャンフタの解除信号、そして、予想肯定応答タイマ１ ６０の満了信号によってリセットされる。これらの信号の必要な組合わせはＯＲ ゲート３１６によって与えられる。予想肯定応答タイマ１６０は、好ましくは、 成る肯定応答の復帰送信のためにジャンフタが予約される時間を測定する。した がって、予想肯定応答タイマ３１５は、肯定応答が予想されるとき、ジャンフタ がチャンネル受信機に加えられたときで始まり、復帰肯定応答またはメンセージ のタイプが決定され得るときまで続けてカウントを行わなければならない、した がって、予想肯定応答タイマ１６０を制御するために、フリップフロップ３１７ が設けてあり、これは肯定応答が予想されるときでジャンフタがチャンネル受信 機に加えられたときにＡＮＤゲート３１８によってセントされ、肯定応答が予想 されないかあるいはＴＹＰＥストローブが生じたときにＯＲゲート３１９によっ てリセットされる。

誤ったタイプのメンセージまたは肯定応答を拒絶するために、専用ＯＲゲート３ ２０がフリップフロップ３１４からの予想タイプをＯＲゲート３１３によって示 される受信タイプと比較する。専用ＯＲゲートの出力はＴｌＰＥストローブによ って使用可能とされたＡＮＤゲート３２１に送られて、メツセージのタイプが予 想タイプと一致していないときにはフリップフロップ３２２をセントする。

さらに、ＡＮＤゲート３２１はフリップフロップ３２３をセントして誤つたタイ プのメツセージまたは肯定応答が受け取られたということを示すフラグを診断プ ロセッサに送る。

メツセージを発送するリクエストはＡＮＤゲート３２４およびフリップフロップ ３２５によって発生させられる。メツセージの行き先と行き先補数が一致してい るときには、メツセージは肯定応答コードでない適正なタイプを有し、メツセー ジのソース数がチャンネル受信機の物理的なチャンネル数と一致する。フリップ フロップ３２５がセットされると、メツセージ経路指定タイマ１５４も使用可能 とされる。ジャンフタがチャンネル受信機に加えられたとき、または、チャンネ ル受信機がメツセージ受信開始時に初期化されたとき、あるいは、メツセージの 経路指定がフリップフロップ３２５によってリクエストされており、メツセージ 経路指定タイマ１５４がタイムアウトしたときにＯＲゲート３２６によってフリ ップフロップ３２５がリセットされる。この最後の論理積はＡＮＤゲート３２７ によって決定される。したがって、このＡＮＤゲート３２７は、先入れ先出しバ ッファ（第４図の１４３）がオーバーフロー無しに少なくともメツセージの開始 部分を確実に記憶するように選ばれた成る所定の時間限度内で中央スイッチ・ロ ジックがルート・メツセージ・リクエストに応答し損なったことを示すＭＥＳＳ ＡＧＥＲＯＵＴＩＮＧ　ＴＩＭＥＯＵＴ信号を発生する。

ここで、中央スイッチ・ロジック（第４図の１４４）が行き先送信機または受信 機が使用中であるかあるいはアイドル・ジャンフタが利用できないためにメンセ ージを経路指定できない場合、この中央スイッチ・ロジックが行き先キューにメ ツセージ・リクエストを置き、チャンネル受信機、送信１１にＦＬＯＷ−ＣＮＴ ＲＯＬ−ＯＮを送ることになる。このとき、フリップフロップ３２５はＩＮＩＴ 信号によってリセット状態となる。

第１５図にはＯＲゲート３２８も示してあり、このＯＲゲートはＥＮＤ　ＭＥＳ 、ＰＲＯＣ，信号をメツセージ処理の終了時に発生する９行き先年一致、ソース 不一致、誤ったタイプのメツセージまたは肯定応答の受信、肯定応答タイムアウ ト、メッセージ長が成る所定の最大メッセージ長を超える場合、チャンネル受信 機からドロップしたジャンフタ、メツセージのキューイングの終了のいずれかが あるときにメンセージ処理は終了する。メツセージが成る最大メッセージ長を超 えたかどうかを知るために、最大メッセージ長カウンタ１５１がインバータ３２ ９によって示すように、メツセージのないときにブリセント・カウント数に保持 され、メツセージ中にタイムアウトが生じると、フリップフロップ３３０がセン ト状態になる。このときにＡＮＤゲート３３１がフリップフロップ３２２もセン トし、メツセージが長すぎることを示すフラグを診断プロセッサに送る。ＡＮＤ ゲート３３１はフラグ・フリツブフロップ３３２がメツセージあたり１回以下に セットされることを保証する。

次に第１６図を参照して、ここにはメツセージ・キューイングのためのチャンネ ル受信機・送信機ロジックが概略図で示しである。

第１５図から（７）ＭＥＳＳＡＧＥ　ＲＯＵＴＩＮＧ　ＴＩＭＥＯＵＴ信号がフ リップフロツブ３４１をセットし、これは中央スイッチ・ロジックにキュー・メ ツセージ・要求を送る。また、ＭＥＳＳＡＧＥＲＯＵＴＩＮＧ　ＴＩＭＥＯＵＴ 信号は要求肯定応答タイマ３４２をセットする。ＡＮＤゲート３４３で検出され るようにこのタイマがキュー・メツセージ・要求の満足化の前に満了すると、フ リップフロツブ３４４はセット状態になり、診断プロセッサにキュー・要求・エ ラーを知らせる。キュー・メツセージ・要求を発生するフリップフロツブ３４１ はＩＮＩＴ信号によって、キュー・要求・エラーの発生時のＡＮＤゲート３４３ によって、あるいは、通常では、中央スイッチ・ロジックからのＦＬＯＷ−ＣＯ ＮＴＲＯＬ−ＯＮ信号によってリセットされる。これらの状態の組合わせはＯＲ ゲート３４５によって与えられる。キューイングの終了は、キュー・要求・エラ ーが発生するかあるいはフロー・コントロールがオンになったときにはいつでも 別のＯＲゲート３４６によって示される。

送信機にためのフロー・コントロールの状態はフリツプフロツプ３４７によって 示される。このフリップフロツブは中央スイッチ・ロジックからのＦＬＯＷ−Ｃ ＯＮＴＲＯＬ−ＯＮ信号によってセントされ、システムＲＥＳＥＴ信号によって か、中央スイッチ・ロジックからのＦＬＯＷ−ＣＯＮＴＲＯＬ−ＯＦＦ指令によ ってか、あるいは、フロー・コントロールがオンであってフロー・コントロール ・タイマ１５７の満了時にリセットされる。必要な論理積および論理和はＡＮＤ ゲート３４８およびＯＲゲート３４９によって行われる。フロー・コントロール がオンでフロー・コントロール・タイマ１５７が満了すると、フリ７ブフロンブ ３４９がセントされ、診断プロセッサにフロー・コントロール・タイムアウト・ フラグを送る。

フロー・コントロール・フリツブフロップ３４７がセントされた場合、あるいは 、ジャンフタがチャンネル送信機に割り当てられ、チャンネル受信機に割り当て られない場合には、チャンネル送信機が使用中と想定される。これらの状態はイ ンバータ３５０、ＡＮＤゲート３５１およびＯＲゲート３５２によって解消され る。上述したように、チャンネル受信機はチャンネル送信機が使用中と思われる ときには抑止される。しかしながら、ＡＮＤゲート３５３によって検出されるよ うにジャンフタがチャンネル送信機、受信機の双方に割り当てられたときに生じ るメインテナンス・モードではこれらチャンネル送信機、受信機は同時に作動で きる。

データ制御装置によって送られてくる任意のキャリヤが終了するまでデータ処理 装置へのフロー・コントロール・キャリヤの送達を遅延させると望ましい、特に 、データ処理装置の送るキャリヤが消滅するときとフロー・コントロール・キャ リアがオンになるときの間に約５クロツク・サイクルの休止があると望ましい、 したがって、ＦＬＯＷ　Ｃ０ＮＴＲ０Ｌ　ＸＭＩＴ信号がクリップ７０７７”３ ５４によって発注させられ、このクリップ７０ンプはフロー・コントロールがな いときにリセットされ、チャンネル受信機の検出するキャリヤが消滅した後５ク ロフク・サイクルでセットされる。フリ７ブフロフプ３５４にとって必要なセン ト・リセット条件は３ビフトニ進カウンタ３５５、ＡＮＤゲート３５６およびイ ンバータ３５７によって決定される。

次に第１７図を参照して、ここには先入れ先出しバッファ１４３のための、スイ ッチ・マトリックスにインターフェースするチャンネル受信機ロジックが示しで ある。チャンネル受信機が肯定応答を予測していないとき、ジャンフタがチャン ネル受信機に割り当てられるとすぐに、それがインバータ３６１およびＡＮＤゲ ート３６２によって検出されて上方はスイッチ・マトリックスに送られる。肯定 応答が予測される場合には、ジャンフタがチャンネル受信機に割り当てられ、復 帰肯定応答が受け取られたときにスイッチ・マトリックスへの送信が開始する。

これらの状態はＡＮＤゲート３６３によって検出され、ＯＲゲート３６４によっ て転送信号が与えられる。

まず、タグがスイッチ・マトリックスに送られる。たとえば、ジャンフタの識別 番号がチャンネル受信機に割り当てられる。タグの送信後、バッファ１４３から データが送られてくる。タグの転送時間は遅延レジスタすなわちフリップフロラ １３６５とＡＮＤゲート３６６によって決定される。このタグまたはバッファの データ出力のいずれかがスイッチ・マトリックスへの転送のために多重化ゲート ３６７．３６８によって選ばれる。バッフ４アが空になったときにバッファから のデータ伝送中にＡＮＤゲート３６９によって発生したＥＮＤ　ＢＵＦ　ＸＭＩ Ｔ信号によって転送の終了が示される。

タグおよびバッファ１４３からのデータ・バイトに加えて、ジャンフタ上をパリ ティビットおよび有効データビットが送られる。このバリティビットはパリティ ・エンコーダ３７０によって発生させられる。有効データ信号はタグが送られる ときにはいつでも、あるいは、バッファが送信中に空でないときに発生させられ る。これらの論理状態はインバータ３７１、ＡＮＤゲート３７２およびＯＲゲー ト３７３によって解消される。

次に第１８図を参照して、ここには診断スイッチ・マトリックス９９とその制御 回路が概略図で示しである。成るジャンフタがチャンネル受信機あるいはチャン ネル送信機に割り当てられたかどうかを示す信号を起点デコーダ３８１、行き先 デコーダ３８２およびランチ３８３．３８４が発生し、そのとき、ジャンフタの 識別番号が割り当てられる。同様のデコーダおよびラッチが他のチャンネル送信 機および受信機によって使用される。ジャンフタ制御バス９３がソース受信機、 行き光送信機およびジャンフタ制御バスを通して指令パルスが送られるときに割 り当てられるべきあるいはドロフプされるべきジャンフタを指定するための数組 のラインを包含する。一本のラインはその指令パルスがジャンフタ割り当て動作 あるいはジャンフタ・ドロンピング動作と組み合わされているかどうかを指定す る。ジャンフタ制御バスは割り当てられたジャンフタのすべてを同時にドロップ させるリセット・ラインも包含する。

ジャンフタを割り当てるかドロツプさせるために、指令パルスはラッチ３８３． ３８４を刻時しており、これらのランチは、それぞれ、割り当てられたジャンフ タの識別番号と割り当て／解除・ライ除させられたのかを示す出力ビットを発生 する。ラッチ３８３．３８４のそれぞれにはデコーダ３８５．３８６が組合わせ である。

各デコーダのセレクト入力部はランチされたジャンフタ識別コードを受け取る。

各デコーダはジャンフタが割り当てられたかどうかを示すビットを受け取る出力 イネーブル入力部も有する。したがって、デコーダの出力部は各ジャンフタべの 機能を可能とするセレクト信号を発生する。ジャンフタ・バスから送られ、受は 取られることになっているデータは一組のゲート３８７によって成る選定された ジャンフタに多重化され、−組のゲート３８８によって多重解除される。

第１８図かられかるように、単方向ゲートを用いてジャンクタヘの、そして、ジ ャンフタからのデータを多重化しようとしている場合、ゲートの相互接続が異な っていなければならない、しかしながら、本発明者等は、これが必ずしも真実で ないという驚くべき発見をした。事実、ＡＮＤゲートの２つのレベルを用いてジ ャンフタへの、そして、ジャンフタからの多重化、多重解除の両方を行うマルチ プレクサ・アレイを構成することができる。

次いで第１９図を参照して、ここにはジャンフタ・バスにチャンネル受信機をイ ンターフェース接続するための、全体的に３９１で示すスイッチ・マトリックス 用の好ましい回路が示しである１本発明の一特徴によれば、チャンネル・インタ ーフェース・ボード（第３図で１２２．１２３）がボード・デコーダの再プログ ラミングを必要とすることなく自由に交替できる０代わりに、カード・ケージの 種々のスロットがスロット番号を示すように配線された一組の端子コネクタを包 含する。したがって、回路板を成る特定のスロットに挿入したとき、スロット番 号がボードに通じる一組の入力ラインに現われる。ポート選択はＡＮＤゲート３ ９３に組み合わされた出力部を有する一組の専用ＯＲゲート３９２によって行わ れる。こうして、ＡＮＤゲート３９３がボード・セレクト信号を発生する。この ボート・セレクト信号はジャンフタ・セレクタ３９４の出力部を使用可能とする のに用いられる。このジャンフタ・セレクタ３９４はレジスタ３９５のクロック を使用可能とするのに用いられる個々の出力部を有する。このレジスタ３９５は ジャンフタ制御バスのソース・セレクト・ラインからチャンネル番号を受け取り 、また、ジャンフタ制御バスから割り当て／解除ラインを受け取る。レジスタ３ ９５の出力はデコーダ３９６の入力部に送られ、このデコーダは全体的に３９７ で示すＮＡＮＤ多重化ゲートの第ルベルを使用可能とする個々の出力を発生する 。ゲートの第ルベルの出力は全体的に３９８で示されるＮＡＮＤゲートの第２レ ベルによって組み合わされる。ゲート３９８の第２レベルはレジスタ３９４にラ ンチされた割り当て／解除信号によって３状態化される。３状態ゲート３９７を 使用する代わりに、オーブン・コレクタ・ゲートを用いてジャンフタに沿ってワ イヤードＯＲゲート論理機能を行ってもよい。

次に第２０図を参照して、ここにはチャンネル送信機のためのスイッチ・マトリ ックス３９９が概略図で示しである。ここで明らかなように、第１９図に示すも のと同じ回路要素が使用でき、ここで必要とされるのは、ジャンフタ・セレクト ・ラインをチャンネル番号セレクト・ラインと一緒に切り換えられ、ジャンフタ がＮＡＮＤゲート３９８の第２のレベルの出力部の代わりにＮＡＮｒ５ゲート３ ９７′の第ルベルの入力部に送られるということである。この場合、ジャンフタ の数が個々のチャンネル・インターフェース・ボード上のチャンネルの数に等し いということの注目されたい、第１９図の構成要素と同じである、第２０図で用 いられる構成要素は同じ参照符号で示してあり、類似した構成要素は同じ参照符 号にダッシュ記号を付けて示しである。

次に第２１図を参照して、ここにはジャンフタ解除・要求およびジャンフタ反転 要求を示すチャンネル受信機ロジックを概略図で示す、ＡＮＤゲート４０１によ って解決されるように、チャンネル受信機が成るジャンフタに割り当てられ、新 しいメツセージ・要求・ベンディングがあり、肯定応答が予想されない場合には 、スタック・ジャンフタが先に検出されている場合を除いて、ジャンフタ解除要 求が開始される。また、ゲート４０２によって検出されるように、成るジャンフ タがチャンネル受信機に割り当てられ、肯定応答が予測され、ＦＩＦＯバッファ からの送信が終了した場合には、スタック・ジャンフタが先に検出されている場 合を除いて、ジャンフタ解除要求が開始される。ゲート４０１．４０２の出力は ＯＲゲート４０３で組み合わされ、ジャンフタ解除要求を示すフリップフロップ ４０４をセットするのに用いられる。ゲート４０５で解決されるように、肯定応 答が予想されない場合、スタック・ジャンフタが先に検出されている場合を除い て、ＦＩＦＯバフファからの送信の終了時にジャンフタ反転要求が開始される。

ゲート４０５はジャンフタ反転要求を示すフリップフロップ４０６をセットする 。

成る期間内にジャンフタの解除あるいは逆転がない場合、それは要求肯定応答タ イマ１５５によって感知される。このタイマはＯＲゲート４０７．４０８、イン バータ４０９およびＡＮＤゲート４１０によって検出されるように成るジャンフ タ解除要求またはジャンフタ反転要求が開始されたときにはいつでもブリセント される。

要求肯定応答タイマ１１５がタイムアウトし、ジャンフタ解除要求またはジャン フタ反転要求が行われているときにスタック・ジャンフタが示される。この状態 はＡＮＤゲート４１１によって解消される。スタック・ジャンフタの発生時、フ リップフロップ４１２がセットされ、診断プロセッサにスタック・ジャンフタ・ フラグを送る。

このフリップフロップ４１２はリクエスト抑止信号も発生し、これはＮＡＮＤゲ ート４１３を経てフリップフロップ４０４を抑止し、ＮＡＮＤゲート４１４．４ １５およびインバータ４１６を経てフリップフロップ４０６も抑止する。

診断プロセッサにスタック・ジャンフタの識別番号を知らせるために、ゲート４ １１からのスタック・ジャンフタ信号に応答してロードされるレジスタ４１７が 設けである。

次に第２２図を参照して、ここにはジャンフタをチャンネル受信機に割り当てる 際の変化を検出するロジックが示しである。このロジックはチャンネル受信機ジ ャンフタ割り当て信号をサンプリングする遅延フリップフロップ４２１と、イン バータ４２２と、ＡＮＤゲート４２３．４２４とを包含する。

次に第２３図を参照して、ここにはチャンネル送信機のロジックを概略図で示し である。第２０図のスイッチ・マトリックス３９９からのバイト・パリティ信号 および有効データ信号はそれぞれのレジスタおよびフリップフロップ４３１．４ ３２．４３３に刻時される。ランチされた有効データ信号はＡＮＤゲート４３４ においてチャンネル送信機ジャンフタ割り当て信号と組み合わされて送信開始を 知らせる。初期パルスが遅延フリップフロップ４３５およびＡＮＤゲート４３６ によって与えられる。この初期パルスはシフト・レジスタ４３７のシリアル入力 部に送られて割り当てられたジャンフタを介して送られるメツセージの開始時に 種々のデータ・バイトのためのストローブ信号を発生させる。チャンネル送信機 ロジックのためのリセット信号はインバータ４３８およびＯＲゲート４３９によ って与えられ、システム・リセットが生じたとき、そして、有効データがチャン ネル送信機に割り当てられたジャンフタがらもはや受け取れなくなったときには いつでも送信機回路はリセットされる。

割り当てられたジャンフタからのデータ・バイトのパリティはパリティ・エラー ・デコーダ４４０によってチェックされる。ＮＡＮＤゲート４４１はデータが有 効であると想定されるときにパリティ・エラーが生じたかどうかをチェックし、 エラーが生じたときには、フリップフロップ４４２がパリティ・エラー・フラグ をセントし、これが診断プロセンサに送られる。

メツセージのタグにおけるジャンフタ識別番号が実際にチャンネル送信機に割り 当てられたジャンフタの識別番号と一致し損なった場合にデータ送信を抑止すた めに、−ｍの専用ＯＲゲート２１３、ＮＡＮＤゲート２４４およびＡＮＤゲート ２４５が成る信号を発生する。このとき、フリ７プフロフブ２４６がフラグをセ ントし、このフラグが診断ブロセフサに送られる。

チャンネル受信機が肯定応答を予測すべきかどうかを決定するために、ＮＡＫデ コーダ２４７およびＡＣＫデコーダ２４８の出力がＡＮＤゲート２４９において 組み合わされ、ジャンフタからのバイトが正または負の肯定応答コードを含んで いるかどうかを示す信号を発生する。チャンネル受信機はそれに対応したチャン ネル送信機が肯定応答コードなしに先にメツセージを送ったときに肯定コードを 予測するので、シフト・レジスタ・サイクル・カウンタ４３７は出力マルチプレ クサ４５０を有し、受信機が肯定応答コードを予測するときにこの出力マルチプ レクサ４５０がメツセージのためのストローブ信号を選択する。

行き先バイトがチャンネル送信機のチャンネル番号と一致しないときに送信を抑 止するために、行き先デコーダ４５１が設けてあり、その低レベル出力はＡＮＤ ゲート４５２においてＴＸ−ＤＥＳＴストローブ信号でゲート制御され、この行 き先バイトをチャンネル送信機の実際のチャンネル番号と比較する。ＡＮＤゲー ト４５２の出力はフリップフロップ４５３をセントして行き先エラー・フラグを 発生させ、これが診断フロセッサに送られる。

行き先エラーのあった場合、メツセージまたは肯定応答のごく始めの部分でも送 信を阻止すると望ましい、この目的のために、行き先コードがチェックされ得る まで肯定応答またはメツセージの冒頭部分を一時的に記憶する必要がある。その ために、５バイト先入れ先出しレジスタ４５４が設けである。このレジスタはバ イト内の８ピント分毎に１つの５ピント・シリアル・シフト・レジスタを有する 。

メツセージまたは肯定応答が誤ったジャンフタからきたか、あるいは、誤った行 き先を示している場合に送信を禁止する信号を発生させるために、フリップフロ ップ４５５がＴＸ−ＲＥＳＥＴによってセントされ、ＮＯＲゲート４５６で示さ れるように、ジャンフタ・エラーまたは行き先エラーのいずれかが発生したとき にリセットされる。さらに、送信の開始時刻を知るために、別のフリップフロッ プ４５７が設けてあり、これはＴＸ−ＲＥＳＥＴ信号によってリセットされ、Ｐ ＲＥ−ＸＭＩＴ信号によってセントされる。したがって、送信は、常に、ＰＲＥ −ＸＭＩＴストローブの後のサイクルと共に開始する。このサイクル（ＣＡＲ− ＸＭＩＴストローブで示しである）の間、５５・１６進同期コード４５８がメツ セージまたは肯定応答のジャンフタ識別番号の所定位置に再挿入される。そのた めに、一対の多重化ゲート４５９．４６０が設けである。ゲート４６０はフリッ プフロップ４５５．４５７の出力を組合わせるＡＮＤゲート４６１によって使用 可能とされる。

本発明の重要な特徴によれば、受は入れメツセージは行き先データ処理装置に送 られるフロー・コントロール・キャリ　７号に挿入され得る。しかしながら、こ の場合、メツセージまたは肯定応答の前の成る期間にわたってフロー・コントロ ール・キャリヤが存在しない休止状態を挿入するのが望ましい。さらに、メツセ ージまたは肯定応答の送信の終了時、このときまだフロー・コントロールがある 場合にメツセージの後に休止状態を挿入すると望ましい、この休止状態の間、た とえば、データ処理装置が肯定応答をメツセージに送ることができる。

このような場合にフロー・コントロール・キャリヤを抑止するために、ＡＮＤゲ ート４６２が設けてあり、これは送信機が使用中のときとか、ＴＸ−ＲＥＳＥＴ 信号がローであるときとか、あるいは、全体的に４６３で示す第１タイマまたは 全体的に４６４で示す第２タイマがロー・ロジック信号を発生したときとかに使 用禁止とされる。第１タイマ４６３は肯定応答が予期されるときにその後５クロ ンク・サイクルにわたってロー・ロジック信号を発生する。第２タイマ４６４は メツセージ・コードまたは肯定応答コードが実際に送られてきたときにその後５ クロフク・サイクルにわたってロー・ロジック信号を発生する。タイマ４６３． ４６５は、各々、３ビツト二進カウンタ４６５．４６６とＡＮＤゲート４６７． ４６８とを包含する。ＯＲゲート４６９がＣＡＲ−ＸＭＩＴ信号をゲート４６２ の出力と組合わせてゲート４５９を使用可能とし、キャリヤを送信する。ＯＲゲ ー）４７０がイネーブル信号を多重化ゲー１４５９．４６０に組み込み、メツセ ージのヘッダあるいはデータ送信中のいずれかで実際のデータ送信を可能とする 信号を発生させる。

マンチェスタ（Ｍａｎｃｈｅｓｔｅｒ）エンコーダ１４７内の並列・直列変換器 は並列ロード・シフト・レジスタ４７１と専用ＯＲゲート４７２とを包含し、こ の専用ＯＲゲートはシフト・、レジスタ４７１のシリアル・データ出力をシフト ・クロックで変調する。このシフト・クロックは内部バイト・クロックの周波数 の８倍の周波数で作動するマスク・クロック４７３によって与えられる。内部バ イト・クロック２８１はマスク・クロックによって刻時される３ビツト二進カウ ンタによって与えられる。バイト・クロックはカウンタ２８１のＱ２出力から得 られる。並列イネーブル入力をシフト・レジスタ４７１に与えるべく、カウンタ ２８１の出力Ｑ、　、、Ｑ、　、Ｑ、はＡＮＤゲート４７３によって組み合わさ れる。フロー・コントロールがオフのときでメンセージまたは肯定応答が送られ ていないときにキャリヤの送信を抑止するために、ＯＲゲート４７０の出力はゲ ーティング信号としてＡＮＤゲート４７４に送られ、このＡＮＤＮＯゲート４５ ６用ＯＲゲート４７２の出力をゲート制御する。

次に第２４図を参照して、ここにはチャンネル・インターフェイス・ボードから の要求に応答する中央スイッチ・ロジックが概略図で示しである。このロジック は、第７．８．９図に関連して上述したように、それぞれの高低優先リング・ボ ード・アービトレイタからの低い優先順位の要求情報と高い優先順位の要求情報 を受け取る。

処理すべきリクエストを受け取るために、中央スイッチ・ロジックは入力レジス タ４９１を包含する。この入力レジスタ４９１は高い優先順位の要求が存在する 場合に高い優先順位の要求情報を受け取るが、さもなければ、任意の低い優先順 位の要求情報を受け取る。

高位の優先順位の要求情報の多重比が一対のゲート４９２°、４９３およびイン バータ４９４によって行われる。入力レジスタ４９１は高い優先順位の要求が存 在するかどうかを示す信号、低い優先順位の要求が存在するかどうかを示す信号 、タイムアウトがジャンフタ・タイマ１６１で生じたかどうかを示す信号、タイ ムアウトがキュー・タイマ１５６から生じたかどうかを示す信号ＱＴも受け取る 。

入力レジスタ４９１は診断プロセッサからのロー主張割り込み入力も受け取る。

この割り込み入力がローを主張している場合を除いて、新しい要求が入力レジス タ４９１にストローブされたとき、サイクル・シフト・カウンタ３９６がカウン トを開始する。このサイクル・シフト・カウンタは復号出力ＰＯ１Ｐ１、Ｐ２等 を与える。これらの出力は組合わせロジ、り４９７に送られる。また、この組合 わせロジックには、要求優先順位・デコーダ４９８から個別に復号された信号も 送られる。これらの信号には、サービス−ジャンフタ・タイマ・要求（ＳＪＴ） 、逆バス・要求（ＲＰ）、ドロップ・ジャンフタ・要求（ＤＪ）、ルート・メツ セージ・要求（ＲＭ）　、キュー・メフセージ・要求（ＱＭ）　、サービス・キ ュー・タイマ・要求（ＳＱＴ）を示す信号が含まれる。

入力レジスタ４９１内に保持された割り込み信号の値はイネーブル信号（ＥＮＡ ）を与え、このイネーブル信号は全体的に４９９で示す双方向ゲーティング回路 を用いて診断制御バス１２０を中央ロジック状況メモリ１５３内に多重化する。

サイクル・シフト・カウンタ４９６はＰＯ，ＰＬ等から連続的にカウントを行い 、最終的には、多くの処理信号の終端の１つがリクエストの処理が終了したこと を示す、処理信号の終端はＯＲゲート５００に送られ、このＯＲゲートはシステ ムＲＥＳＥＴ信号を受け取る。ＯＲゲート５００の出力はサイクル・シフト・カ ウンタを初期値１でリセットさせ、入力レジスタ４９１の刻時動作を可能とさせ て入力レジスタが新しいリクエストを受け取れるようにする。さストローブされ ない場合に新しいリクエストを受け取れるようにされる。これらの状態はＮＯＲ ゲート５ｏ２、ＯＲゲート５０３によって解消される。ＯＲゲート５０３がらの 信号はダン信号または不使用信号も発生し、この信号は割り込み信号のためのハ ンドシェークとして使用することができる。

高い優先順位の要求を知らせる信号を発生すべく、ＡＮＤゲート５０４が設けて あり、高い優先順位の要求が処理されつつあるときにＯＲゲート５０３からの信 号を通すようになっている。同様にして、ＡＮＤゲート５０５は、低い優先順位 の要求が処理されつつあるときにはＯＲゲート５０３の出力を通過させて低い優 先順位の要求のための肯定応答信号を発生させる。

組合わせロジック４９７はそこに戻される出力を有するステート・レジスタ５０ ６のための入力を決定する。さらに、組合わせロジックは中央ロジック状況メモ リ１５３を読み出し、中央ロジック状況メモリに読み込むことができ、ここには 、特に、メツセージ要求を先キュー上に置く動作とメンセージ要求を先キューか ら取り出す動作も含む、メツセージ要求が許されるがどうかを迅速に決定するた めに、組合わせロジックは許された経路を決定する特殊なロジック５０７を包含 する。

次に第２５図を参照して、ここには要求優先順位デコーダ４９８が概略図で示し である。要求はそれぞれのＡＮＤゲート５１１．５１２．５１３．５１４．５１ ５．５１６によって発生させられる。

これらのゲートは、すべて、出力イネーブル・ライン（ＯＥ）によってゲート制 御される。

サービス・ジャンフタ・タイマは、ゲート５１１が２つだけの入力部を有する事 実から明らかなように、最高位優先権を有し、要求優先デコーダへの０４人力部 が他のすべてのＡＮＤゲートを抑止する。逆ばす（ＲＰ）要求およびジャンフタ 解除（ＤＪ）要求はＱ。

入力によって使用可能とされる事実から明らかなように次に高い優先順位を有す る。このＱ、入力はサービス・ジャンフタ・タイマ・要求を発生しているゲート ５１１を除いて他のＡＮＤゲートのすべてを使用禁止とする。ルート・メツセー ジ（ＲＭ）要求およびキュー・メンセージ（ＱＭ）要求は次に低い優先順位を有 する。これはサービス・キュー・タイマ（ＳＱＴ）のためのＡＮＤゲート５１６ のみを使用禁止にする０１人力によって使用可能とされるという事実から明らか であろう、サービス・キュー・タイマ要求（ＳＱＴ）は最も低い優先権を有する 。これは、他のリクエストのうちの任意の要求の存在で使用禁止とされるからで ある。低い優先順位の要求はインバータ５１７を使用してサービス・キュー・タ イマ・要求を抑止する。高い優先順位の要求はインバータ５１８を使用して低い 優先順位の要求およびサービス・キュー・タイマ・要求を抑止する。

サービス・ジャンフタ・タイマ要求はインバータ５１９を使用してすべての他の 要求を抑止する。インバータ５２０は高低の優先順位の要求グループの各々にお いて２つの異なった優先権の要求間で選択を行うのに使用される。

次に第２６図を参照して、この図は全体的に５０７で示す許容経路指定用のロジ ックの概略図である。ＯＲゲート２４２は、第１０．１１図に関連して説明した ように、特定のソースおよび行き先が少なくとも１つの仮想スター・カップラ内 に含まれているがどうがを示す信号を発生する。さらに行き先とソースが同じで あるか、あるいは、行き先状況テーブル１６７で示すように行き先が「ループバ ック」モードで置かれた場合には経路指定は許可されない。宛先とソースの一致 は一組の専用ＯＲゲート５４１とＮＯＲゲート５４２によって検出される。ルー プバックの場合にはインバータ５４３がソースから宛先への経路指定を阻止する ０行き先が存在していない場合にも経路指定は禁止される。

許容経路指定用ロジック５０７は中央スイッチ・ロジックのＰＯサイクル中に使 用可能とされ、ＯＲゲート５４４で示すようにルート・メンセージ・リクエスト およびキュー；メツセージ・サービス・リクエストの両方について使用可能とさ れる。ＮＡＮＤゲート５４５がルート・メツセージ指令あるいはキュー・メツセ ージ指令の処理を収容させるのに必要な一致状態を解消する。不許可経路指定に より処理が停止したときには、メツセージ拒絶フラグがセットされて不許可経路 指定を診断プロセッサに知らせる。

次に第２７図を参照して、ここには高い優先順位要求のための組合わせロジック が示しである。ＡＮＤゲート５２１によって解消されるような逆バス・要求の第 １サイクルで、ソースに現在割り当てられているジャンフタがソース・テーブル （第６図の１６８）から読み出され、ジャンフタ識別番号がジャンフタ・レジス タにストローブされる。ソース・テーブルへのこのエントリがクリヤされると、 それはソースからのジャンフタの無理な解除を示す、また、ジャンフタ割り当て は行き先テーブル（第６図の１６９）からもクリヤされる。また、ジャンフタ・ テーブル（第６図の１７０）への対応するエントリもクリヤされる。さらに、ジ ャンフタ制御バスへ指令が送られてソース受信機および行き光送信機からジャン フタを解除させる。

逆バス・要求のための第２の処理サイクルはＡＮＤゲート５２２によって解決さ れる。ジャンフタ・レジスタに保存されたジャンフタ識別番号はソース・テーブ ル（第６図の１６８）に書き込まれる。

同様に、このジャンフタ識別番号は行き先テーブル（第６図の１６９）にも書き 込まれる共に、その剖り当てられた宛先受信機、ソース送信機と一緒にジャンフ タ・テーブル（第６図の１７０）にも書き込れる。また、成る指令がジャンフタ ・バスに送られてそのジャンフタを行き先き受信機とソース送信機に割り当て、 そして、それぞれのジャンフタのための逆ジャンクタ・タイマがオンにされる。

さらに、処理終了が達成される。

サービス・ジャンフタ・タイマ・要求の第１サイクルで、満了したジャンフタ・ タイマについてのソースおよび行き先はゲート５２３に応答して得られる。ゲー ト５２４．５２５に応答して、サービス・ジャンフタ・タイマまたはドロップ・ ジャンフタ要求の第１処理サイクルで、要求チャンネルのキューに対するキュー ・ポインタはキュー・ポインタ・テーブル（第６図の１７１．１７２．１７３） から得られる。この場合、ソース・セレクト信号（Ｓ　ＲＣ）がゲート５２６に よって与えられ、このときに、行き先セレクト信号（ＤＳＴ）はインバータ５２ ７によって抑止される。ここで、通常は、キュー・ポインタ・メモリが行き先チ ャンネル番号によってアドレス指定されることに注目されたい。

インバータ５２８およびゲート５２９は、ジャンフタが割り当てられないことを ソース・テーブル（第６図の１６８）が示したならば処理を終了させる。さもな ければ、ゲート５３０およびインバータ５３１がソース・キューが空でないとき に処理を行えるようにする。特に、ソース・キューが空であるかどうかを決定す るために、キューのヘッドに対するポインタ（第６図のテーブル１７３の出力部 ）がキューのティルに対するポインタ（第６図のテーブル１７３の出力部）と比 較される。もしヘッドに対するポインタがティルに対するポインタと等しいなら ば、そのときには、キューは空でない。

この場合、ソース・チャンネル番号のためのキュー・タイマはリセフトされてか ら始動され、フロー・コントロール・オフ指令がキューのヘッドで示されるチャ ンネル番号の送信機に送られる。

ゲート５３２によって解決されるように、サービス・ジャンフタ要求またはジャ ンク°り解除に対する第２処理サイクルで、ソース・チャンネル受信機になんら ジャンフタが割り当てられない場合には処理は終了する。さもなければ、ゲート ５３．４によって検出されるように、ジャンフタ状況テーブルが割り当てジャン フタについて読み出され、ジャンフタ情報番号がレジスタにストローブされる。

ゲート５３５によって解決されるようにサービス・ジャンフタ・タイマまたはジ ャンフタ解除要求の第３処理サイクル中、割り当てられたジャンフタが不活動で ある場合には処理が終了し、診断サービス・フラグがセットされる。この論理状 態はインバータ５３６およびＡＮＤゲート５３７によって解決される。さもなけ れば、ゲート５３８によって決定されるように、ジャンフタ割り当てピントがソ ース受信機状況テーブル、行き先送信機状況テーブルにおいてクリヤされ、ジャ ンフタ活動ビットがジャンフタ状況テーブルからクリヤされ、それぞれのジャン フタ・タイマがクリヤされる。さらに、ジャンフタ制御バスを通して指令がセン トされてソース受（ｔｌａと行先送信機からジャンフタの接続を解除させ、処理 が終了される。さらに、インバータ５３９およびゲート５４０によって解決され るように、行き先メツセージ・キューになんらかのリクエストがある場合、その 宛先キューに対するキュー・タイマが始動され、キューのヘッドに示されるチャ ンネル送信機にフロー・コントロール・オフ指令が送られる。

次に第２８図を参照して、ここにはメツセージ・キューイング操作のための組合 わせロジック（第２４図の４９７）が示しである。

メツセージ・キューイング操作はメツセージルート指定要求ならびにメツセージ キュー要求の処理中にＯＲゲート５５１によって示されるように生じることがあ る。第１サイクルでは、ゲート５５２によって解決されるように宛先がループバ ンク・モードにある場合に処理が終了する。さもなければ、メツセージルート指 定要求を処理するために、行き先受信機はメツセージがメツセージ拒絶ロジック （第２６図で５０７）によって拒絶されている場合を除いてキャリヤ状況につい てポーリングされる。これらの状態はインバータ５５３．５５４およびゲート５ ５５によって解決される。

ルート・メツセージまたはキュー・メツセージ指令の第２処理サイクルでは、Ｏ Ｒゲート５５６がアイドル・ジャンフタがないかどうか、メツセージキュー要求 が処理されつつあるかどうか、行き先送信機がジャンフタに割り当てられている かどうか、宛先受信機がキャリヤを検出しているかどうかを決定する。もしその 通りであり、そして、ソース・チャンネルが行き先キューのヘッドにあるならば 、ゲート５７７が行き先キューのためのキュー・タイマを再始動し、処理は終了 する。さもなければ、インバータ５５８およびゲート５５９によって解決される ように、キュー・エントリ・テーブルがソースが行き先キュー上にあるというこ とを示している場合、フロー・コントロール・オン指令がソース受信機に送られ 、処理は終了する。さもなければ、インバータ５６０によって示されるようにソ ースが行き先キュー上にまったくない場合、それ故に、インバータ５６１および ゲート５６２によって解決されるように、ジャンフタが行き先送信機に剖り当て られるかあるいはキューが空でない場合、ゲート５６３はソース・チャンネル番 号を行き先キュー上に置く。

さらに、キュー・ポインタが更新され、エントリがキュー・エントリ・テーブル に送られてソース・チャンネル番号が行き先キュー上にあることを示す、また、 フロー・コントロール・オン指令がソース・チャンネル受信機に送られ、処理は 終了する。

さもなければ、ゲート５６２およびインバータ５６４がジャンフタが行き先受信 機に割り当てられておらず１７行き先キューが空であることを示している場合に は、ゲート５６５がソース番号を行き先キュー上に載せる。さらに、キュー・ポ インタが更新され、キュー・エントリ・テーブルは行き先キュー上にソース番号 を置くのに従ってセットされる。また、行き先キューのためのタイマが始動され 、処理は終了する。

次に第２９図を参照して、ここにはメツセージの経路指定を行うための中央スイ ッチ組合わせロジックが示しである。メツセージルート指定要求のための第２処 理サイクルでは、行き先受信機がキャリヤを示しておらず、行き先の送信がジャ ンフタに割り当てられておらず、ジャンフタがアイドルである場合に経路指定が 行われる。

これらの状態はインバータ５７１．５７２およびゲート５７３によって解決され る。さらに、ゲート５７４によってさらに解決されるようにもしソース・チャン ネルが行き先キュー上にあるならば、キュー・ポインタを更新し、キュー・エン トリ・テーブルをクリヤすることによってソース番号が宛先キューから取り除か れる。また、行き先に対応するキュー・タイマがクリヤされる。

次に第３０図を参照して、ここには満了したタイマを有するキューを作動させる ための中央スイツチ・ロジック内の組合わせロジックが概略図で示しである。第 １サイクルで、ゲート５８１で解決されるように、満了キュー・タイマの識別番 号が保存される。また、満了タイマに相当するキューのヘッドのところでのニリ ントリがキュー・ポインタを更新し、キュー・エントリ・テーブルをクリヤする ことによって取り除かれる。さらに、キュー・タイマがクリヤされる。

サービス・キュー・タイマ・リクエストの処理は、ゲート５８２によって解決さ れるように、第２サイクルで終了する。付加的なゲ−Ｆ５８３がキューが空でな いかどうかを決定し、もし空ならば、フロー・コントロール・オフ指令が成るチ ャンネル番号を有するチャンネル受信機に送られる。このチャンネル番号は満了 したキュー・タイマの番号に相当する行き先キューの新しいヘッドのところに見 出される。また、満了キュー・タイマはリセフトされてから始動される。これは 中央スイッチ・ロジックの記述を完了させる。

以上、チャンネル送信機とチャンネル受信機を複数のジャソフタのうちの成る特 定のジャンフタに切り換える改良したコンピュータ相互接続カフブラについて説 明してきた。多数のジャンフタを利用できるので、力ンブラの接続性および帯域 幅はかなり増大する。メツセージの経路を指定しながらバッファ内にメツセージ の初期部分を格納することによって、このカンブラと一緒に現存のコンビュー夕 機器を使用することができる。このコンピュータ相互接続カップラは、そこを通 してやや大きくなった送信遅延を生じさせることを除いて、そこを通過するメツ セージを変更するとは考えられない。

このコンピュータ相互接続カップラは、たとえ多数のスター・カップラからなる 場合でも動作するようにプログラムすることができるし、単に中央ロジック状況 メモリを再プログラムするだけで物理的な再配線を行うことなくスター・カップ ラに接続する装置群を変えることができる。また、これらの仮想スター・カップ ラの定義はコンピュータ相互接続カップラ間の仮想スター・力ンブラ定義を交換 することによって余剰数のカップラの各々で首尾一貫して行うことができる。

回転優先順位手法を使用し、また、バックブレーンからチャンネル・インターフ ェース・ボードへスロット番号を送ることによって、分拡張できる。カブラに当 初接続したコンピュータ機器に関して等しいアクセス優先を確保するために再プ ログラミングする必要はない、このような回転優先順位手法を装置するためのロ ジックおよび信号接続は階層配置に従ってロジックを細分割し、重複させること によってかなり簡略化される。

このコンピュータ相互接続カップラは診断プロセッサによってモニタされ、不良 状態を示す種々のタイマ・フラグがあるので・誤りは特定の回路板に正確に示さ れ、診断時のシステムの状況がボード上の不揮発性メモリに記憶され、修理プロ セスを加速することができると共に、ボード上の誤りがボードを再すえ付けする 前に修復される程度が高くなる。

このコンピュータ相互接続カブラの重いローディング状態を取り扱う能力はメツ セージ・リクエストをキューイングし、フロー・コントロールを用いてメツセー ジ・要求が行き先キューのヘッドに現われるまで再送信を禁止することによって 促進される。また、入力メツセージを休止を置いてフロー・コントロール・キャ リヤに挿入し、通常のメンセージ肯定応答プロトコルを使用して挿入メツセージ を知らせることによってフロー・コントロールはより効率良く行われる。挿入メ ツセージの交換およびその肯定応答の後、フロー・コントロールは当初のメツセ ージ要求の再送信を必要とすることなく継続できる。このようなメツセージ要求 のキューイング、サービス要求グは、データ処理装置がフロー・コントロールが オフになった後に正当な期間内でこれらのメンセージを再送信しない場合に予約 したチャンネルを解約する一組のキュー・タイマを使用゛して非常な信頼性をも ってなされる。メツセージ経路指定、キューイングおよびフロー・コントロール の全体的なスキームは成る種のリクエストが同じ優先レベルでまとめられている 多レベル優先手法に従ってサービス要求を実行する中央ロジックを設けることに よって一層効率の良いものとなる。

付　録　１ チャンネ／ＬＪ尺ロジック用論理式 ％式％） ］ 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄！Ｆ（内容に変更なし） 行き先チャンネルＹの論理信号　ソースチャンネルＸｃ１＃理信号浄書（内容に 変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 許容ソースセットメモリ　許容行き先メ峰す浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 一７正Ｉ。

浄書（内容に変更なし） 浄書（内容１：変更なし） 浄Ｉ（内容に変更なし） 浄書（内容に変更なし） スイッチマトリックスから 浄ｉＦ（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 浄書（内容に変更なし） 平成　年　月　日 特許庁長官　吉　１）文　毅　殿 ２、発明の名称　階層調停システム ３、補正をする者 事件との関係　出願人 ５、補正命令の日付　平成２年２月２７日国際調査報告 国際調査報告

Claims (13)

【特許請求の範囲】
1. １．各々が通信ポートを有する複数のデータ処理装置間でメッセージを転送する ためのコンピュータ相互接続力プラが、前記装置からメッセージを受信するため 及びこれにメッセージを送るため、前記データ処理装置の一つの通信ポートに端 々接続され、前記チャンネルの各々に対する分離した受信手段及び転送手段を有 している複数の電子スイッチング手段、前記スイッチング手段間でメッセージを 転送するための前記スイッチング手段の各々に関連する複数の接続、前記スイッ チング手段の一つに到達された前記メッセージをソース装置から前記メッセージ によって指定された行く先装置に接続されたスイッチング装置に送るよう接続を 選定する、前記スイッチング手段の全てに接続された中央スイッチ論理手段、異 なるデータ処理装置によって同時に転送されるメッセージに対する前記接続の選 定を調停する、 前記メッセージ転送のために調停されるべき接続に対する異なる予め選定された 一郡のチャンネルを選択するためのリングチャンネル調停手段、及び 前記メッセージの転送のために選定されるべき接続に対する選択された郡内の異 なるチャンネルを選択するためのリングチャンネル調停手段 を含む階層回転調停手段から構成されるコンピュータ相互接続力ップラ。
2. ２．システムクロック及び各クロックサイクルにおける異なるメッセージに対す る接続を調停するための手段を含む請求項１記載のコンピュータ相互接続力プラ 。
3. ３．前記階層回転調停手段が、 前記選択されたチャンネルの受信手段からのサービス要求を前記スイッチ論理手 段に通過する手段、 サービス要求の異なる形態を異なる優先順位に選定する手段、低い優先順位に選 定されている接続を選定する要求及びより高い優先順位に選定されている接続の 選定を解除する要求、及び前記各々の優先順位に対する分離リングチャンネル調 停手段を有することを特徴とする請求項１記載のコンピュータ相互接続力プラ。
4. ４．高い優先順位の要求が存在する時低い優先順位の要求の調停を不可能にする ための手段を含むことを特徴とする請求項１記載のコンピュータ相互接続力プラ 。
5. ５．通信ポートを各々有する複数データ処理装置間でメッセージを転送する方法 が、 端通信チャンネルを介して、所望の行き先を識別するアドレスデータを各々含む メッセージを、各データ処理装置のポートから、特定の装置に対する各受信手段 及び送信手段を有する各電子スイッチング手段へ転送し、 受信手段に到達した各メッセージを、前記メッセージで識別される行き先にある データ処理装置に対する電子スイッチング手段の転送手段へ転送するために接続 を選択し、前記選択された接続を、メッセージが発生されている装置のスイッチ ング手段及び行き先装置に接続し、前記選択された接続を介して前記メッセージ を発生している装置のスイッチング手段から各メッセージを、行き先装置に対す る前記送信手段に転送し、次に行き先装置に転送し、メッセージの送信に対して 選定された接続に対して異なる予め選定された一郡の装置を順次選定することに より、異なるデータ処理装置によって同時に送信されるメッセージに対する接続 の選択を調停し、そして メッセージの送信に対して選定されるべき接続を有する選択された郡内で異なる 装置を順次選択するステップから成る方法。
6. ６．前記選択されたデータ処理装置における前記受信装置からのサービス要求を 実行し、接続の選定をするための分離要求を含み、そして接続の選定を解除する ステップを含み、接続調停を解除するためのサービス要求の実行が、接続を選定 するためのサービス要求の実行に優先することを特徴とする請求項５記載の方法 。
7. ７．サービスの要求の調停を行うための階層回転裁定システムが、付随する要求 がサービスされるべき異なる予め調停された装置郡を選定するための第１の裁定 手段、及び付随する要求がサービスされるべき第１の調停手段によって選択され た一郡内の異なる装置を選択する第２の調停手段を含む階層回転調停システム。
8. ８．異なる優先順位に対する異なる形態の要求を選定する手段、前記優先順位の 端々に対する分離調停手段、及びサービスのために選択されるべき要求の優先順 位を選択するための手段を含む請求項７記載の階層回転調停システム。
9. ９．複数データ処理装置によって発生されたメッセージに対する送信路の選定に 対する調停要求の階層回転調停方法が、メッセージの送信に対してサービスされ るべき要求が向けられる装置の異なる予め選定された郡を選択し、そしてメッセ ージの送信に対してサービスされるべき要求が向けられ、前記第１の調停手段に よって選択される一郡内の異なる装置を選択するステップを含む階層回転調停方 法。
10. １０．異なる優先順位に対する異なる形態の要求を選定し、要求がサービスされ るべき優先順位を選択するステップを含む請求項９記載の階層回転裁定方法。
11. １１．所定の数のソースからの各要求信号を受信し、活性な要求信号を有する前 記ソースの特定の一つに対して優先性を与え、前記ソースが回転シークエンスに おける相対位置に予め選定されており、活性要求を与える前記回転シークエンス 内の次のソースに対して優先性が与えられる優先性リング調停器が、優先性が与 えられた前記ソースの特定の一つを識別するデータを記憶し、前記記憶されたデ ータを送信するための一組の出力及び活性シークエンスを与える前記回転シーク エンス内の次のソースを識別するデータを受信するための一組の入力を有し、そ して前記入力上のデータが記憶され始め、そして前記出力上に発生される各瞬時 を決めるクロック信号を有するレジスタ、及び前記出力上のデータ及び前記各要 求信号を受信し、活性要求を与える前記回転シークエンス内の次のソースを識別 する前記データを発生するチャンネル選択論理手段の組み合わせからなる調停器 。
12. １２．前記組合せ論理が、前記レジスタの出力に発生されるデータを受信し、優 先性が端ソースに対して与えられるか否かを示す前記ソースの各々に対する端デ コードされた信号を与えるデコーダ、前記各デコードされた信号及び各要求信号 を受信し、各ソースが前記回転シークエンスに於ける次のソースであるか否かを 示す対応する次の許可信号を与える論理配列、及び前記次の許可信号を受信し、 活性要求を与える前記回転シークエンス内の次のソースを識別する前記データを 与えるエンコーダを含む請求項１１記載の優先性リング調停器。
13. １３．前記レジスタが、前記レジスタが入力上のデータを記憶することを選択的 に可能にするための要求確認信号を受信する手段を含む請求項１１記載の優先性 リング調停器。