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JPH0244753A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH0244753A
JPH0244753A JP63194572A JP19457288A JPH0244753A JP H0244753 A JPH0244753 A JP H0244753A JP 63194572 A JP63194572 A JP 63194572A JP 19457288 A JP19457288 A JP 19457288A JP H0244753 A JPH0244753 A JP H0244753A
Authority
JP
Japan
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film
insulating film
wiring layer
contact hole
semiconductor device
Prior art date
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Application number
JP63194572A
Other languages
English (en)
Other versions
JPH0583184B2 (ja
Inventor
Takayoshi Higuchi
樋口　孝義
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US07/388,037 priority patent/US5014109A/en
Priority to DE68923047T priority patent/DE68923047T2/de
Priority to EP89114267A priority patent/EP0362511B1/en
Priority to KR1019890011144A priority patent/KR930002671B1/ko
Publication of JPH0244753A publication Critical patent/JPH0244753A/ja
Priority to US07/648,515 priority patent/US5106780A/en
Publication of JPH0583184B2 publication Critical patent/JPH0583184B2/ja
Granted legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に多層配線に
おける各配線層間の接続方法に係わる。
（従来の技術） 一般に、多層配線を用いた半導体装置における各配線層
間の接続は、層間絶縁膜にコンタクトホールを開孔する
ことで行なわれる。例えば、ＭＯＳ型半導体装置におい
て、第−層配線として形成された多結晶シリコン層から
なるゲート電極に対し、第二層配線として形成する金属
配線層を接続する場合、第３図（Ａ）（Ｂ）に示すよう
なコンタクト構造が従来採用されている。なお、同図（
Ａ）はＭＯＳ）ランジスタ部分のチャンネル領域に沿っ
た断面図であり、同図（Ｂ）は同パターン平面図である
。
これらの図において、１はＰ型シリコン基板である。該
シリコン基板１の表面には選択的にフィールド酸化膜２
が形成され、このフィールド酸化膜によっ：ＣＭＯＳト
ランジスタの素子領域が囲まれている。該素子領域には
、チャンネル領域の両側に離間されたＮ÷型のソース領
域３およびドレイン領域４が形成されている。そのチャ
ンネル領域上には、ゲート酸化膜５を介して多結晶シリ
コン層からなるゲート電極６が形成されており、該ゲー
ト電極６の両端はフィールド酸化膜２の上にまで延設さ
れている。このゲート電極はＣＶＤ−３ｉ０２膜（層間
絶縁膜）７て覆われており、該層間絶縁幕上にアルミニ
ウム配線が形成されることになる。このアルミニウム配
線層をゲート電極６に接続するために、ＣＶＤ−３ｉ０
２膜７にコンタクトホール８を開孔する。該コンタクト
ホールは、ゲート電極６の一端部状に形成する。このコ
ンタクホール開孔には、素子の微細化に伴い反応性イオ
ンエツチング（ＲＩ　Ｅ）が用いられるようになってい
る。その場合、コンタクトホール８を形成するＰＥＰ　
（写真蝕刻法）でのマスク合せズレを考慮して、第３図
（Ｂ）に示すようにゲート電極６のコンタクト部はその
分の余裕Ａだけ拡大して形成されている。
（発明が解決しようとする課題） 上記のように、従来の半導体装置ではゲート電極のコン
タクト部にマスク合せズレのための余裕Ａをとっている
ため、その分だけ微細化が妨げられる問題がある。
逆にこの余裕Ａを設けない場合には、第４図のようにマ
スク合せズレでコンタクトホール８の位置がゲート電極
６の外にはみ出たとき、ＲＩＥ加工でフィールド酸化膜
２もエツチングされてしまうから、最悪の場合にはアル
ミニウム配線９がシリコン基板１とショートしてしまう
問題を生じることになる。
本発明は上記事情に鑑みてなされたもので、半導体基板
上に多層配線を有する半導体装置において、配線と半導
体基板間に短絡を生じることなく、装置の微細化および
高集積化を可能にすることを目的とするものである。
〔発明の構成］ （課題を解決するための手段と作用） 本発明は、半導体基板上に第１の絶縁膜を有し、この絶
縁幕上に第１の配線層を有し、この配線層上に第２の絶
縁膜を有する半導体装置の前記第２の絶縁膜に、前記第
１の配線層に達するコンタクト孔を設け、前記コンタク
ト孔を含む前記第２の絶縁幕上に第３の絶縁膜を設け、
この第３の絶縁膜をエツチングして前記コンタクト孔部
分の第１の配線層を露出後、前記コンタクト孔部分を含
む前記第２の絶縁幕上に第２の配線層を設けることを特
徴とする。
即ち本発明は、多層配線で上下の配線接続用コンタクト
孔を設ける際、下側配線のコンタクト部のマスクずれに
よる余裕分を小さく見込めるようにして、装置の微細化
、高集積化に対処する。もしコンタクト孔が第１の配線
層に対しずれて形成され、第１の絶縁膜を誤ってエツチ
ングしてしまって、該第１の絶縁膜に半導体基板に達す
る狭い溝が形成されても、この溝内に第３の絶縁膜を設
け、前記エツチングを等方向に行なうことにより、前記
第３の絶縁膜を前記狭い溝に残存させるようにする。従
って本発明の半導体装置においては、コンタクト孔が第
１の配線層からはずれ従来では第２の配線層と基板がシ
ョートするような場合でも、第３の絶縁膜がずれによっ
て生じたすき間を覆っているため、従来の問題を解決で
きるものである。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の工程図であるが、これは前記従来例と対
応させた場合の例であるから、対応個所には同一符号を
用いる。即ち第１図（ａ）の如くＰ型シリコン基板１上
にフィールド酸化膜２を形成する。次いで第２図のパタ
ーン平面図にも示される如くＮ十型のソース領域３、ド
レイン領域４、ゲート酸化膜５を形成する。その後、不
鈍物ドープされた多結晶シリコン膜からなるゲート電極
６を形成する。層間膜７を堆積後、レジストパターンを
用いた異方性エツチングにより、ゲート電極６上にコン
タクト孔８を開口する。このときゲート電極６のコンタ
クト部の幅の余裕Ａ″は少なく見込まれているため、マ
スクずれがあると、ゲート電極６の縁部付近のフィール
ド絶縁膜もエツチングされ、そこに基板１に達する溝状
のすき間９が形成されてしまう。次に第１図（ｂ）の如
く、全面に例えばＬＰ（減圧）ＣＶＤ法でＳｉ３Ｎ４膜
１０　（ＣＶＤ−Ｓ　ｉ　０２　等（ｒ）絶縁膜でも可
）を１５００人堆積する。この時絶縁膜１０の厚さを、
予測されるすき間９の幅の１／２以上にすれば、すき間
９内は絶縁膜１０で完全に埋まる。
次に第１図（Ｃ）の如く等方向エツチング法で１２０％
オーバーエツチングすることにより絶縁膜１０を除去す
る。この時すき間９の幅より深さの方が大幅に大きくな
る関係としておけば、すき間９内にのみ絶縁膜１０は確
実に残存する。その後Ａノ配線１１をバターニング形成
するものである。
上記実施例によれば、第２図にも示される如くゲート電
極６からはずれたすき間９に窒化膜１０が残存するため
、ＡＩ配線１１とシリコン基板１がショートするといっ
た問題がなくなる。また下層のゲート配線６のコンタク
ト部の余裕Ａ′を小さくできるため、装置の微細化及び
高集積化が可能となるものである。
［発明の効果］ 以上詳述したように本発明によれば、半導体基板上に多
層配線を有する半導体装置において、配線と半導体基板
間に短絡を生じることなく、装置の微細化および高集積
化が可能となるものである。
【図面の簡単な説明】
第１図は本発明の一実施例の工程図、第２図は同要部の
パターン平面図、第３図（Ａ）は従来方法を示す半導体
装置の断面図、同図（Ｂ）は同パターン平面図、第４図
は同従来方法で不具合が生じた状態の断面図である。 １・・・半導体基板、２・・・フィールド酸化膜、３・
・・Ｎ＋ソース領域、４・・・Ｎ÷ドレイン領域、５・
・・ゲート酸化膜、６・・・ゲート電極、７・・・層間
絶縁膜、８・・・コンタクト孔、９・・・６からはずれ
たコンタト孔、ＩＯ・・・絶縁膜、１１・・・Ａノ配線
。

Claims (4)

    【特許請求の範囲】
  1. （１）半導体基板上に第１の絶縁膜を有し、この絶縁幕
    上に第１の配線層を有し、この配線層上に第２の絶縁膜
    を有する半導体装置の前記第２の絶縁膜に、前記第１の
    配線層に達するコンタクト孔を設け、前記コンタクト孔
    を含む前記第２の絶縁膜上に第３の絶縁膜を設け、この
    第３の絶縁膜をエッチングして前記コンタクト孔部分の
    第１の配線層を露出後、前記コンタクト孔部分を含む前
    記第２の絶縁膜上に第２の配線層を設けることを特徴と
    する半導体装置の製造方法。
  2. （２）前記第１の配線層がフィールド酸化膜上に延設さ
    れたＭＯＳ型半導体装置のゲート電極であり、前記第２
    の配線層が金属層であることを特徴とする請求項１に記
    載の半導体装置の製造方法。
  3. （３）前記第３の絶縁膜がＳｉ＿３Ｎ＿４膜またはＣＶ
    Ｄ−ＳｉＯ＿２膜であることを特徴とする請求項１に記
    載の半導体装置の製造方法。
  4. （４）前記第３の絶縁膜の膜厚が、前記第１の配線層の
    縁部から前記コンタクト孔がはみ出るずれ幅の１／２以
    上であることを特徴とする請求項１に記載の半導体装置
    の製造方法。
JP63194572A 1988-08-05 1988-08-05 半導体装置の製造方法 Granted JPH0244753A (ja)

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US07/388,037 US5014109A (en) 1988-08-05 1989-08-01 Miniaturization of a contact hole in a semiconductor device
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JPH0583184B2 JPH0583184B2 (ja) 1993-11-25

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EP (1) EP0362511B1 (ja)
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JPH0583184B2 (ja) 1993-11-25
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