JPH0244220Y2 - - Google Patents
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- JPH0244220Y2 JPH0244220Y2 JP7422480U JP7422480U JPH0244220Y2 JP H0244220 Y2 JPH0244220 Y2 JP H0244220Y2 JP 7422480 U JP7422480 U JP 7422480U JP 7422480 U JP7422480 U JP 7422480U JP H0244220 Y2 JPH0244220 Y2 JP H0244220Y2
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Description
【考案の詳細な説明】
この考案は、電力配電線に侵入してくる雷サー
ジあるいは開閉器サージを検出して計数するサー
ジカウンタ回路に関する。[Detailed Description of the Invention] This invention relates to a surge counter circuit that detects and counts lightning surges or switch surges that enter power distribution lines.
この種のサージカウンタとして、従来では第1
図のようなものが使用されていた。第1図におい
て、11は測定点、C0,C1は測定点11とアー
ス端子Eとの間に接続された分圧用コンデンサ、
PTは一次側巻線が上記分圧用コンデンサC1の両
端に接続されたパルストランスである。このパル
ストランスPTの2次側巻線の電圧出力端間には
ダイオードD、可変抵抗VRが接続されている。
なお、2次側巻線の中性点Nはアース端子Eに接
続されている。上記可変抵抗VRの可変端子は抵
抗R1を介してサイリスタSCRのトリガ端子Tに
接続されている。このサイリスタSCRの陽極と
陰極間にはコンデンサC2とカウンタ12の直列
回路が接続され、このカウンタ12には抵抗R2
が並列に接続されている。また、上記サイリスタ
SCRの陽極とアース端子Eとの間には抵抗R3と
直流電源(電池)Bが接続されている。 Conventionally, the first surge counter of this type was
Something like the one shown in the picture was used. In Fig. 1, 11 is a measurement point, C 0 and C 1 are voltage dividing capacitors connected between measurement point 11 and ground terminal E,
PT is a pulse transformer whose primary winding is connected to both ends of the voltage dividing capacitor C1 . A diode D and a variable resistor VR are connected between the voltage output terminals of the secondary winding of this pulse transformer PT.
Note that the neutral point N of the secondary winding is connected to the earth terminal E. The variable terminal of the variable resistor VR is connected to the trigger terminal T of the thyristor SCR via a resistor R1 . A series circuit of a capacitor C 2 and a counter 12 is connected between the anode and cathode of this thyristor SCR, and this counter 12 has a resistor R 2
are connected in parallel. In addition, the above thyristor
A resistor R3 and a DC power source (battery) B are connected between the anode of the SCR and the earth terminal E.
このような構成において、その測定原理を説明
する。測定点11に侵入したサージ電圧はアース
端子Eを経て大地に通じ、このとき分圧コンデン
サC0,C1の容量に反比例した電圧が各々の両端
に発生する。上記分圧コンデンサC1に発生した
電圧はパルストランスPTを介して2次側に出力
され、侵入サージが正波であれば、ダイオード
D、可変抵抗VR、アース端子E、大地の経路で
可変抵抗VRの両端に正極の電圧が現われる。こ
のとき上記可変抵抗VRは入力電圧のレベルに合
わせて予め調整されており、設定レベル以上の入
力電圧(侵入サージ)となつたときサイリスタ
SCRを点弧する。これによりサイリスタSCRは
導通し、予め充電されているコンデンサC2の電
圧はサイリスタSCR、抵抗R2、コンデンサC2の
閉回路で放電して充電可能な状態となる。その
後、サイリスタSCRが非導通となり、直流電源
Bより抵抗R3、コンデンサC2、カウンタ12、
アース端子Eの経路でコンデンサC2が充電され、
このときの充電電流でカウンタ12が駆動され
る。 In such a configuration, the measurement principle will be explained. The surge voltage that has entered the measurement point 11 is connected to the ground via the earth terminal E, and at this time, voltages that are inversely proportional to the capacitances of the voltage dividing capacitors C 0 and C 1 are generated at both ends of each capacitor. The voltage generated in the above voltage dividing capacitor C1 is output to the secondary side via the pulse transformer PT, and if the incoming surge is a positive wave, the variable resistor is connected to the diode D, variable resistor VR, earth terminal E, and the earth. Positive voltage appears across VR. At this time, the variable resistor VR is adjusted in advance according to the input voltage level, and when the input voltage (intrusion surge) exceeds the set level, the thyristor
Ignite the SCR. As a result, the thyristor SCR becomes conductive, and the voltage of the pre-charged capacitor C2 is discharged in a closed circuit of the thyristor SCR, the resistor R2 , and the capacitor C2 , and becomes ready for charging. After that, the thyristor SCR becomes non-conductive, and the resistor R 3 , capacitor C 2 , counter 12,
Capacitor C2 is charged in the path of ground terminal E,
The counter 12 is driven by the charging current at this time.
以上により再び元の状態に復帰し、次の侵入サ
ージの検出が可能となる。 Through the above steps, the original state is restored again, and the next intrusion surge can be detected.
しかしながら、上記した従来のものでは、パル
ストランスPTに至る電圧分圧器がコンデンサで
構成されているため、入力サージに対する伝達特
性が一次系とならず、2次側波形にキツクオフに
よるアンダシユートを生ずる欠点がある。このた
め、正極性、負極性のサージを検出したい場合に
は、パルストランスで生ずるアンダシユート(振
動)をカツトする回路が必要となつていた。この
理由は第2図から明らかである。同図aは正のサ
ージ入力波形、同図bはこの正のサージ入力波形
に対するパルストランスPTの2次側出力波形、
同図cは負のサージ入力波形、同図dはこの負の
サージ入力波形に対するパルストランスPTの2
次側出力波形を示すもので、同図b,dにおい
て、Xの部分がアンダシユートを生じていること
を示している。このように、サージ入力に対して
アンダシユートが生じると、本来、正のサージだ
けしか検出しない回路が負のサージ入力波形のア
ンダシユートを検出すると、あたかも正のサージ
が入つたかのようにみなされて誤検出を起こす可
能性がある。このためにアンダシユートをカツト
する回路が必要となるのである。 However, in the above-mentioned conventional system, since the voltage divider leading to the pulse transformer PT is composed of a capacitor, the transfer characteristic for input surges does not correspond to the first-order system, which has the disadvantage of causing undershoot due to kick-off in the secondary waveform. be. Therefore, when it is desired to detect surges of positive polarity and negative polarity, a circuit that cuts out undershoot (vibration) generated in the pulse transformer is required. The reason for this is clear from FIG. Figure a shows the positive surge input waveform, Figure b shows the secondary output waveform of the pulse transformer PT in response to this positive surge input waveform.
The figure c shows the negative surge input waveform, and the figure d shows the pulse transformer PT 2 for this negative surge input waveform.
This shows the next-side output waveform, and in b and d of the same figure, the portion indicated by X shows that an undershoot occurs. In this way, when an undershoot occurs in response to a surge input, when a circuit that normally only detects positive surges detects an undershoot in the negative surge input waveform, it is mistakenly treated as if a positive surge had occurred. May cause detection. For this reason, a circuit to cut out the undershoot is required.
ところで、従来では上記アンダシユートによる
誤動作を防止するために、第1図の如くパルスト
ランスPTの2次側にダイオードDを設けて、こ
のダイオードDによりアンダシユートを見掛け上
カツトするようにしていた。しかし、上記ダイオ
ードDは、順方向サージ電圧に対し、その順方向
電圧降下および温度特性の影響を与える欠点を有
している。したがつて、第1図に示した従来のサ
ージカウンタはサージ検出のレベル設定およびそ
の安定度に難点を有しており、さらにサイリスタ
SCRのトリガ電圧自体も大きな温度係数を持つ
ているため、全体としてサージ測定電圧の精度を
上げることはきわめて困難であつた。また、この
種の装置にあつては、侵入してくるサージによつ
て回路自体がノイズの影響を受けないようにする
ため、バツテリ(電池)を電源として動作させる
ことが多い。このため、サイリスタを使用するに
は比較的大きな動作電圧が必要であり、バツテリ
の寿命などにも問題があつた。 In the past, in order to prevent malfunctions due to the undershoot, a diode D was provided on the secondary side of the pulse transformer PT as shown in FIG. 1, and the diode D was used to apparently cut out the undershoot. However, the diode D has the disadvantage that its forward voltage drop and temperature characteristics affect the forward surge voltage. Therefore, the conventional surge counter shown in Figure 1 has difficulties in setting the surge detection level and its stability, and also has problems with the thyristor.
Since the SCR trigger voltage itself has a large temperature coefficient, it has been extremely difficult to improve the accuracy of the surge measurement voltage as a whole. Furthermore, in order to prevent the circuit itself from being affected by noise caused by incoming surges, this type of device is often operated using a battery as a power source. For this reason, using a thyristor requires a relatively large operating voltage, which poses problems in terms of battery life, etc.
この考案は上記の点に鑑みてなされたもので、
サージ検出レベルを正確に、かつ容易に設定し得
るとともに両極性のサージ検出を可能とし、配電
線に負荷される各種電気設備の耐サージ設計、耐
電設計の基準策定が容易に行なえ、電気設備の安
全性の確保、耐ノイズ特性の確保などにきわめて
有用なものとなるサージカウンタ回路を提供する
ことを目的とする。 This idea was made in view of the above points,
Surge detection levels can be set accurately and easily, and bipolar surge detection is possible. Standards for surge-resistant design and electrical resistance design of various electrical equipment loaded on distribution lines can be easily established, and electrical equipment The purpose of the present invention is to provide a surge counter circuit that is extremely useful for ensuring safety and noise resistance.
以下この考案の一実施例を図面を参照して説明
する。第3図において、21はサージ電圧が入力
される測定端子、Ra,Rbはサージ電圧を任意の
電圧レベルに分圧する分圧抵抗、PTはパルスト
ランスである。このパルストランスPTの1次側
巻線A1は上記抵抗Rbの両端に接続され、2次側
の一方の巻線A2には抵抗Rc,Rdが直列に接続さ
れ、他方の巻線A3は抵抗Re,Rfが直列に接続さ
れている。なお、上記抵抗Rc,Reは前記抵抗Ra,
Rbと協調して、サージ電圧のレベルを設定する
抵抗である。またIC1,IC2は高利得を有する差動
増幅器よりなる電圧コンパレータであり、コンパ
レータIC1の正側入力端子は上記抵抗Rcと抵抗Rd
との接続点P1に接続され、コンパレータIC2の正
側入力端子は上記抵抗Reと抵抗Rfとの接続点P2
に接続されている。上記各接続点P1,P2と接地
間にはそれぞれコンパレータIC1,IC2の入力段保
護用のツエナダイオードZD1,ZD2が接続されて
いる。そして、上記各コンパレータIC1,IC2の負
側入力端子は共通接続され、基準電圧Vrefを発生
する電源回路Bに接続されている。これら各コン
パレータIC1,IC2は上記基準電圧Vrefとサージ電
圧の2次側電圧Vp,Voを比較し、Vref<Vpある
いはVref<Voになつたとき、出力を発するもので
ある。また、上記コンパレータIC1の出力側には
正極性サージカウンタCUT1が接続され、コンパ
レータIC2の出力側には負極性サージカウンタ
CUT3が接続されている。これら各サージカウン
タCUT1,CUT2は各コンパレータIC1,IC2の入
力がVref<Vp、Vref<Voとなつたときのコンパレ
ータ出力により動作するようになつている。 An embodiment of this invention will be described below with reference to the drawings. In FIG. 3, 21 is a measurement terminal to which a surge voltage is input, R a and R b are voltage dividing resistors that divide the surge voltage into arbitrary voltage levels, and PT is a pulse transformer. The primary winding A1 of this pulse transformer PT is connected to both ends of the resistor Rb , one of the secondary windings A2 has resistors R c and R d connected in series, and the other winding A2 has resistors R c and R d connected in series. The line A3 has resistors R e and R f connected in series. Note that the above-mentioned resistances R c and R e are the above-mentioned resistances R a and
This is a resistor that works with R b to set the level of the surge voltage. Moreover, IC 1 and IC 2 are voltage comparators made of differential amplifiers with high gain, and the positive input terminal of comparator IC 1 is connected to the above-mentioned resistor R c and resistor R d.
The positive input terminal of comparator IC 2 is connected to the connection point P 2 between the resistors R e and R f .
It is connected to the. Zener diodes ZD 1 and ZD 2 for protecting the input stages of the comparators IC 1 and IC 2 are connected between the connection points P 1 and P 2 and the ground, respectively. The negative input terminals of each of the comparators IC 1 and IC 2 are commonly connected and connected to a power supply circuit B that generates a reference voltage V ref . These comparators IC 1 and IC 2 compare the reference voltage V ref and the secondary voltages V p and V o of the surge voltage, and output when V ref < V p or V ref < V o . It is something. Additionally, a positive surge counter CUT 1 is connected to the output side of the comparator IC 1 , and a negative surge counter CUT 1 is connected to the output side of the comparator IC 2 .
CUT 3 is connected. These surge counters CUT 1 and CUT 2 are operated by the comparator outputs when the inputs of the comparators IC 1 and IC 2 become V ref <V p and V ref <V o .
このような構成において、次にその動作を説明
する。測定端子21にサージ電圧(数kV以上)
Vsが印加されると、パルストランスPTの一次側
に加わる電圧V1は
V1=VsRb/Ra+Rb …
但し
Rb≪(Rc+Re)
で表わされる。そして、パルストランスPTの巻
線比を1:1とすれば、V1=V2=−V3という電
圧が2次側へと伝わる。このとき、V1を決定す
る抵抗Ra,Rbの比は測定しようとするサージ電
圧の最低レベルに対応するV2およびV3が基準電
圧Vrefを超えるように設定されている。 The operation of such a configuration will be explained next. Surge voltage (several kV or more) at measurement terminal 21
When V s is applied, the voltage V 1 applied to the primary side of the pulse transformer PT is expressed as V 1 =V s R b /R a +R b where R b ≪(R c +R e ). If the winding ratio of the pulse transformer PT is 1:1, a voltage of V 1 =V 2 =-V 3 is transmitted to the secondary side. At this time, the ratio of resistors R a and R b that determines V 1 is set so that V 2 and V 3 , which correspond to the lowest level of the surge voltage to be measured, exceed the reference voltage V ref .
このようにすれば、数mHのインダクタンスを
有するパルストランスを使用しても、抵抗Rbを
数10Ωオーダの低い値に設定することでパルスト
ランスPTは、この一次側のインピーダンスの影
響を受けない。つまり、パルストランスPTの一
次側のインダクタンス分Lを考えてみるとインピ
ーダンスはωLである。 In this way, even if a pulse transformer with an inductance of several mH is used, by setting the resistance R b to a low value on the order of several tens of Ω, the pulse transformer PT will not be affected by the impedance on the primary side. . In other words, when considering the inductance L on the primary side of the pulse transformer PT, the impedance is ωL.
従つて、本来式が
V1=VsRbωL/Ra+RbωL …
となるが、インパルスのような信号はωが非常に
高いことでインピーダンスが高くなり、かつRb
を数10Ωオーダの低い値に設定すれば、ωLは無
視できて式をつかわないで式で電圧を落とす
ことができる。つまり、分割抵抗+パルストラン
スPTを分割抵抗のインピーダンスのみでパルス
トランスPTの一次電圧を変換できる(一定の低
インピーダンスで駆動される)。このことから、
インパルス入力に対してその立ち上がり(キツク
オフ)時ωLが大きい為に吸収(無視)できる。 Therefore, the original formula is V 1 = V s R b ωL/R a + R b ωL ... However, signals such as impulses have a high impedance due to very high ω, and R b
If is set to a low value on the order of several tens of ohms, ωL can be ignored and the voltage can be reduced using a formula without using a formula. In other words, the primary voltage of the pulse transformer PT can be converted using only the impedance of the dividing resistor + pulse transformer PT (driven with a constant low impedance). From this,
Since ωL is large when the impulse input rises (kick-off), it can be absorbed (ignored).
したがつて、第1図で示した従来例の如く正の
サージ電圧、負のサージ電圧を分離するための2
次側ダイオード(第1図におけるダイオードD)
が不要となり、サージ電圧検出の精度および安定
度を著しく高めることができる。 Therefore, as in the conventional example shown in Fig. 1, there are two
Next side diode (diode D in Figure 1)
is no longer necessary, and the accuracy and stability of surge voltage detection can be significantly improved.
ところで、サージ電圧レベルを判定するコンパ
レータIC1,IC2への入力電圧Vp,Voは次式で表
わされる。 By the way, the input voltages V p and Vo to the comparators IC 1 and IC 2 for determining the surge voltage level are expressed by the following equations.
Vp=V1Rd/Rc+Rd=VsRb/Ra+Rb・
Rd/Rc+Rd
|Vo|=V1Rf/Re+Rf=VsRb/Ra+Rb・
Rf/Re+Rf
したがつて設定する2次側換算サージ電圧Vpま
たはVoがVrefと等しくなるように抵抗Rc,Rd,
Re,Rfを選択すれば、Vp>VrefあるいはVo>
Vrefとなるサージ電圧が入つてきたとき、コンパ
レータIC1,IC2の出力は高レベルとなつて、それ
ぞれの出力端子に接続された正極性サージカウン
タCUT1、負極性サージカウンタCUT2を計数動
作させる。なお、各コンパレータIC1,IC2の入力
段に接続されたツエナダイオードZD1,ZD2は、
逆極性サージ電圧(ツエナダイオードZD1の場合
は負極性サージ電圧が印加された場合、ツエナダ
イオードZD2の場合は正極性サージ電圧が印加さ
れた場合にコンパレータ入力に各コンパレータ
IC1,IC2入力に電源0Vより負の電圧)が加わつ
たときに順方向ダイオードとして導通してコンパ
レータIC1,IC2を保護し、正極性サージ電圧(ツ
エナダイオードZD1の場合は正サージが印加され
た場合、ツエナダイオードZD2の場合は負サージ
が印加された場合)が加わつたときには過大なサ
ージ電圧がコンパレータIC1,IC2に加わらないよ
うにするためのものである。 V p =V 1 R d /R c +R d =V s R b /R a +R b・R d /R c +R d |V o |=V 1 R f /R e +R f =V s R b / R a +R b・R f / R e +R f Therefore, the resistors R c , R d ,
If R e and R f are selected, V p > V ref or V o >
When a surge voltage equal to V ref comes in, the outputs of comparators IC 1 and IC 2 become high level, and the positive polarity surge counter CUT 1 and negative polarity surge counter CUT 2 connected to their respective output terminals count. make it work. The Zener diodes ZD 1 and ZD 2 connected to the input stage of each comparator IC 1 and IC 2 are
Reverse polarity surge voltage (for the Zener diode ZD 1 , when a negative polarity surge voltage is applied, for the Zener diode ZD 2 , when a positive polarity surge voltage is applied)
When a voltage negative from the power supply 0V is applied to the IC 1 and IC 2 inputs, it conducts as a forward diode and protects the comparators IC 1 and IC 2 . This is to prevent excessive surge voltage from being applied to the comparators IC 1 and IC 2 when a negative surge is applied in the case of the Zener diode ZD 2 .
このようにこの考案では、比較的小さい抵抗値
の抵抗Rbとこの抵抗Rbに直列に接続された抵抗
Raとで構成される分圧回路と、上記抵抗Rbに並
列にその1次巻線を接続し、第1、第2の22次巻
線から入力サージ電圧に比例した正、負極性のパ
ルス信号を出力するパルストランスPTと、抵抗
Rc,Rdおよび抵抗Re,Rfからそれぞれ構成され、
上記パルストランスPTの2次巻線の正、負極性
ごとに任意のサージ検出レベルを設定するそれぞ
れの抵抗分割回路と、これら各抵抗分割回路出力
と基準電圧とを比較するそれぞれのコンパレータ
IC1,IC2と、これら各コンパレータIC1,IC2の出
力を計数する正極性サージカウンタCUT1、負極
性サージカウンタCUT2とでサージカウンタ装置
を構成している。このような構成とすることによ
り、設定精度および安定性に優れ、正、負極性ご
とに測定でき、配電線に負荷される各種電気設備
の耐サージ設計、耐電設計の基準策定が可能とな
り、電気設備の安全性確保、耐ノイズ特性の確保
に大きく寄与できるものである。また、上記した
各回路は、いずれも数Vオーダで動作するICが
使用でき、サージ電圧を計算するサージカウンタ
の内容表示にも液晶表示器などが利用できるた
め、本質的に微少電流で動作させることが可能と
なりバツテリの長寿命化が可能となる。 In this way, this device uses a resistor R b with a relatively small resistance value and a resistor connected in series with this resistor R b .
R a and its primary winding are connected in parallel to the resistor R b , and the positive and negative polarity proportional to the input surge voltage is connected from the first and second 22nd windings to the resistor R b. Pulse transformer PT that outputs pulse signals and resistor
Consisting of R c , R d and resistors R e , R f, respectively,
Each resistor divider circuit sets an arbitrary surge detection level for each positive and negative polarity of the secondary winding of the pulse transformer PT, and each comparator compares the output of each resistor divider circuit with a reference voltage.
A surge counter device is composed of IC 1 , IC 2 , a positive polarity surge counter CUT 1 , and a negative polarity surge counter CUT 2 that count the outputs of these comparators IC 1 , IC 2 . With this configuration, it has excellent setting accuracy and stability, and can be measured for each positive and negative polarity, making it possible to establish standards for surge-resistant design and electrical resistance design of various electrical equipment that loads on distribution lines. This can greatly contribute to ensuring equipment safety and noise resistance. In addition, each of the above-mentioned circuits can use ICs that operate on the order of several volts, and liquid crystal displays can also be used to display the contents of the surge counter that calculates the surge voltage, so they essentially operate with minute currents. This makes it possible to extend the life of the battery.
以上説明したようにこの考案によれば、サージ
検出レベルを正確に、かつ容易に設定し得るとと
もに両極性のサージ検出を可能とし、配電線に負
荷される各種電気設備の耐サージ設計、耐電設計
の基準策定が容易に行なえ、電気設備の安全性の
確保、耐ノイズ特性の確保などにきわめて有用な
サージカウンタ回路を提供できる。 As explained above, according to this invention, the surge detection level can be set accurately and easily, bipolar surge detection is possible, and surge-resistant design and electrical resistance design of various electrical equipment loaded on distribution lines are possible. Standards can be established easily, and surge counter circuits can be provided which are extremely useful for ensuring the safety of electrical equipment and noise resistance.
第1図は従来のサージカウンタ回路の構成図、
第2図a〜dはサージ入力波形に対するパルスト
ランスの2次側出力波形を示す図、第3図はこの
考案の一実施例によるサージカウンタ回路の構成
図、第4図a〜fは同実施例におけるサージ入力
波形に対するパルストランスの2次側出力波形を
示す図である。
21……測定端子、Ra,Rb……分圧抵抗、
IC1,IC2……コンパレータ、ZD1,ZD2……ツエ
ナダイオード、CUT1……正極性サージカウン
タ、CUT2……負極性サージカウンタ。
Figure 1 is a configuration diagram of a conventional surge counter circuit.
Figures 2a to d are diagrams showing the secondary output waveform of the pulse transformer in response to the surge input waveform, Figure 3 is a configuration diagram of a surge counter circuit according to an embodiment of this invention, and Figures 4a to f are diagrams showing the same implementation. It is a figure which shows the secondary side output waveform of a pulse transformer with respect to the surge input waveform in an example. 21...Measurement terminal, R a , R b ...Voltage dividing resistor,
IC 1 , IC 2 ...Comparator, ZD 1 , ZD 2 ...Zena diode, CUT 1 ...Positive surge counter, CUT 2 ...Negative polarity surge counter.
Claims (1)
の分圧抵抗回路と、1次側巻線が上記第1の分
圧抵抗回路の分圧点と接地間に並列接続され、
2次側巻線から入力サージ電圧に比例した振幅
のパルス電圧を発生するパルストランスと、こ
のパルストランスの2次側巻線に接続された第
2の分圧抵抗回路と、この第2の分圧抵抗回路
の分圧出力と予め設定された基準電圧とを比較
する比較器と、この比較器に接続されたサージ
カウンタとを備え、上記第1の分圧抵抗回路の
抵抗値を、上記パルストランスにおけるサージ
電圧伝達波形にアンダシユートを生じない値に
予め設定し、上記2次側巻線の電圧を抵抗分割
して上記比較器で基準電圧と比較し、この比較
結果により上記サージカウンタを計数駆動させ
るようにしたことを特徴とするサージカウンタ
回路。 (2) パルストランスの2次側巻線を第1、第2の
2つの巻線で構成し、これら第1、第2の2次
巻線に対応して上記第2の分圧抵抗回路、比較
器、サージカウンタをそれぞれ設け、サージ電
圧を正、負の極性ごとに測定するようにした実
用新案登録請求の範囲第1項記載のサージカウ
ンタ回路。 (3) 第2の分圧抵抗回路の分圧出力が供給される
比較器の入力端子に定電圧ダイオードを接続し
た実用新案登録請求の範囲第1項または第2項
記載のサージカウンタ回路。[Claims for Utility Model Registration] (1) The first terminal connected between the surge voltage input terminal and the ground
A voltage dividing resistor circuit and a primary winding are connected in parallel between the voltage dividing point of the first voltage dividing resistor circuit and ground,
A pulse transformer that generates a pulse voltage with an amplitude proportional to the input surge voltage from a secondary winding, a second voltage dividing resistor circuit connected to the secondary winding of this pulse transformer, and a second voltage dividing resistor circuit connected to the secondary winding of this pulse transformer. It includes a comparator that compares the divided voltage output of the piezoresistive circuit with a preset reference voltage, and a surge counter connected to the comparator, and the resistance value of the first voltage dividing resistor circuit is determined by the pulse The surge voltage transmission waveform in the transformer is set in advance to a value that does not cause undershoot, and the voltage of the secondary winding is divided by resistance and compared with the reference voltage by the comparator, and the result of this comparison drives the surge counter. A surge counter circuit characterized in that the surge counter circuit has the following characteristics: (2) The secondary winding of the pulse transformer is composed of two windings, a first and a second winding, and the second voltage dividing resistor circuit is connected to the first and second secondary windings, 2. A surge counter circuit according to claim 1, wherein a comparator and a surge counter are provided to measure the surge voltage for each positive and negative polarity. (3) The surge counter circuit according to claim 1 or 2, wherein a constant voltage diode is connected to the input terminal of the comparator to which the divided voltage output of the second voltage dividing resistor circuit is supplied.
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7422480U JPH0244220Y2 (en) | 1980-05-29 | 1980-05-29 |
Applications Claiming Priority (1)
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---|---|---|---|
JP7422480U JPH0244220Y2 (en) | 1980-05-29 | 1980-05-29 |
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JPS56175766U JPS56175766U (en) | 1981-12-25 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2527627Y2 (en) * | 1990-11-22 | 1997-03-05 | 東日本旅客鉄道株式会社 | Flash indicator |
-
1980
- 1980-05-29 JP JP7422480U patent/JPH0244220Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS56175766U (en) | 1981-12-25 |
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