JPH0233360Y2 - - Google Patents
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- Publication number
- JPH0233360Y2 JPH0233360Y2 JP16757684U JP16757684U JPH0233360Y2 JP H0233360 Y2 JPH0233360 Y2 JP H0233360Y2 JP 16757684 U JP16757684 U JP 16757684U JP 16757684 U JP16757684 U JP 16757684U JP H0233360 Y2 JPH0233360 Y2 JP H0233360Y2
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- JP
- Japan
- Prior art keywords
- data
- prom
- decoder
- writing
- write
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- Expired
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- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 12
- 102100026190 Class E basic helix-loop-helix protein 41 Human genes 0.000 description 5
- 101000765033 Homo sapiens Class E basic helix-loop-helix protein 41 Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 102100026191 Class E basic helix-loop-helix protein 40 Human genes 0.000 description 3
- 101710130550 Class E basic helix-loop-helix protein 40 Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は電気的にデータ書込み可能なPROM
（プログラマブルリードオンリーメモリ）の
PROMデータ書込み回路に関する。
（プログラマブルリードオンリーメモリ）の
PROMデータ書込み回路に関する。
電気的にデータ書込み可能なPROM（以下、
PROMという。）に必要なデータを書込む場合、
通常は、１ワードずつ書込むが、メモリ容量の増
加と共に、全メモリセルのデータ書込みには著し
く長時間を必要とする様になつた。このため、複
数ワードを同時に書込み可能とする回路を
PROM内に設け、製造中の選別工程などの時間
短縮が計られている。
PROMという。）に必要なデータを書込む場合、
通常は、１ワードずつ書込むが、メモリ容量の増
加と共に、全メモリセルのデータ書込みには著し
く長時間を必要とする様になつた。このため、複
数ワードを同時に書込み可能とする回路を
PROM内に設け、製造中の選別工程などの時間
短縮が計られている。
しかしデータ書込み時にメモリセルに流れる電
流は、時間的変化が大きく、書込み開始直後には
大きな電流が流れ、書込みが進むにつれて減少す
る。また、２ワード同時データ書込みには、当然
の事ながら１ワード書込み時の２倍の電流を必要
とする。複数ワード書込みの効果を得るためには
最低４ワード以上は同時に書込む事になり、デー
タ書込み用電源には４倍以上の電流が流れる。
流は、時間的変化が大きく、書込み開始直後には
大きな電流が流れ、書込みが進むにつれて減少す
る。また、２ワード同時データ書込みには、当然
の事ながら１ワード書込み時の２倍の電流を必要
とする。複数ワード書込みの効果を得るためには
最低４ワード以上は同時に書込む事になり、デー
タ書込み用電源には４倍以上の電流が流れる。
以上に記した様に従来の技術によると、複数ワ
ード同時書込みの場合、データ書込みをするセル
が全て同一タイミングで書込みを開始するため、
書込み用電源に瞬間的に大きな電流が流れ、それ
に耐えるだけの電源及び配線が必要であるが、こ
れは１ワード書込みのときに必要な配線の配線幅
に比べ著しく太い配線となり、PROMの高集積
度化を阻害するという問題点があつた。
ード同時書込みの場合、データ書込みをするセル
が全て同一タイミングで書込みを開始するため、
書込み用電源に瞬間的に大きな電流が流れ、それ
に耐えるだけの電源及び配線が必要であるが、こ
れは１ワード書込みのときに必要な配線の配線幅
に比べ著しく太い配線となり、PROMの高集積
度化を阻害するという問題点があつた。
従つて、本考案の目的は、かかる従来の技術に
おける問題点を解決し、より効果的に複数ワード
の同時データ書込みを行なうことのできる
PROMデータ書込み回路を提供することにある。
おける問題点を解決し、より効果的に複数ワード
の同時データ書込みを行なうことのできる
PROMデータ書込み回路を提供することにある。
本考案のPROMデータ書込み回路は、電気的
にデータ書込み可能なPROMのPROMデータ書
込み回路において、同一出力ピンに属する複数の
ビツト線を同時に選択し、かつ前記複数のビツト
線の選択を開始するタイミングをビツト線毎にず
らすようにしたビツト線選択制御手段を有してい
る。
にデータ書込み可能なPROMのPROMデータ書
込み回路において、同一出力ピンに属する複数の
ビツト線を同時に選択し、かつ前記複数のビツト
線の選択を開始するタイミングをビツト線毎にず
らすようにしたビツト線選択制御手段を有してい
る。
以下、本考案の実施例について図面を参照して
説明する。
説明する。
第１図は本考案の一実施例の要部を示す回路
図、第２図は第１図の第２のＹデコーダ出力
YDEC2を発生する第２のＹデコーダの１部を示す
回路図である。
図、第２図は第１図の第２のＹデコーダ出力
YDEC2を発生する第２のＹデコーダの１部を示す
回路図である。
第１図において、本実施例は、ドレインが電源
Vccに接続されたデイプレシヨン型Ｎチヤネル
MOSトランジスタ（以下、DNMOSTという。）
Q1と、ドレインがDNMOSTQ1のゲートとソー
スにゲートが第２のＹデコーダ出力YDEC2にソー
スが接地電位にそれぞれ接続されたエンハンスメ
ント型ＮチヤネルMOSトランジスタ（以下、
ENMOSTという。）Q2と、ゲートが
ENMOSTQ2のドレインにソースが接地電位にそ
れぞれ接続されたENMOSTQ3と、ドレインが電
源VppにゲートとソースがENMOSTQ3のドレイ
ンにそれぞれ接続されたDNMOSTQ4と、ドレイ
ンがDNMOSTQ4のソースにゲートが書込みデー
タ信号DIにソースが接地電位にそれぞれ接続さ
れたENMOSTQ5と、ドレインが電源Vppにゲー
トがENMOSTQ5のドレインにそれぞれ接続され
たENMOSTQ6と、ドレインがENMOSTQ6のソ
ースにゲートが第１のＹデコーダ出力YDEC1にそ
れぞれ接続されたENMOSTQ7と、ドレインが
ENMOSTQ7のソースに制御ゲートがＸデコーダ
出力XDECにソースが接地電位にそれぞれ接続され
たセルトランジスタQ8を含んでいる。
Vccに接続されたデイプレシヨン型Ｎチヤネル
MOSトランジスタ（以下、DNMOSTという。）
Q1と、ドレインがDNMOSTQ1のゲートとソー
スにゲートが第２のＹデコーダ出力YDEC2にソー
スが接地電位にそれぞれ接続されたエンハンスメ
ント型ＮチヤネルMOSトランジスタ（以下、
ENMOSTという。）Q2と、ゲートが
ENMOSTQ2のドレインにソースが接地電位にそ
れぞれ接続されたENMOSTQ3と、ドレインが電
源VppにゲートとソースがENMOSTQ3のドレイ
ンにそれぞれ接続されたDNMOSTQ4と、ドレイ
ンがDNMOSTQ4のソースにゲートが書込みデー
タ信号DIにソースが接地電位にそれぞれ接続さ
れたENMOSTQ5と、ドレインが電源Vppにゲー
トがENMOSTQ5のドレインにそれぞれ接続され
たENMOSTQ6と、ドレインがENMOSTQ6のソ
ースにゲートが第１のＹデコーダ出力YDEC1にそ
れぞれ接続されたENMOSTQ7と、ドレインが
ENMOSTQ7のソースに制御ゲートがＸデコーダ
出力XDECにソースが接地電位にそれぞれ接続され
たセルトランジスタQ8を含んでいる。
さらに、第２図において、本実施例の第２のＹ
デコーダは、ドレインが電源Vccに接続された
DNMOSTQ9と、ドレインがDNMOSTQ9のゲー
トとソースにゲートがテスト信号TESTにそれぞ
れ接続されたENMOSTQ10と、ドレインが共に
ENMOSTQ10のソースにゲートがアドレス信号
A1及びA2にソースが共に接地電位にそれぞれ接
続されたENMOSTQ11，Q12と、１つの入力が
ENMOSTQ10のドレインに出力が出力端子１３
にそれぞれ接続されたAND回路１２と、出力が
AND回路１２の他の入力に入力が制御信号PGM
にそれぞれ接続された遅延回路１１とからなる回
路を単位回路として、この単位回路４個で第２の
Ｙデコーダを構成している。
デコーダは、ドレインが電源Vccに接続された
DNMOSTQ9と、ドレインがDNMOSTQ9のゲー
トとソースにゲートがテスト信号TESTにそれぞ
れ接続されたENMOSTQ10と、ドレインが共に
ENMOSTQ10のソースにゲートがアドレス信号
A1及びA2にソースが共に接地電位にそれぞれ接
続されたENMOSTQ11，Q12と、１つの入力が
ENMOSTQ10のドレインに出力が出力端子１３
にそれぞれ接続されたAND回路１２と、出力が
AND回路１２の他の入力に入力が制御信号PGM
にそれぞれ接続された遅延回路１１とからなる回
路を単位回路として、この単位回路４個で第２の
Ｙデコーダを構成している。
以下、本実施例の動作について説明する。
第２のＹデコーダ出力YDEC2が選択されると
“Ｈ”レベルとなり、ENMOSTQ3のゲートに
“Ｌ”レベルが加わる。書込み信号DIはセルトラ
ンジスタQ8にデータを書き込む場合は“Ｌ”レ
ベルである。ENMOSTQ3，Q5がオフ状状態に
なると、 DNMOSTQ4を通して、セルトランジスタQ8
のドレインに加わる書込み用電圧調整負荷トラン
ジスタとしてのENMOSTQ6がオンする。このと
き、第１のＹデコーダ信号YDEC1及びＸデコーダ
信号XDECが選択されていると、セルトランジスタ
Q8のドレインとゲートに高電圧が印加されデー
タが書き込まれる。
“Ｈ”レベルとなり、ENMOSTQ3のゲートに
“Ｌ”レベルが加わる。書込み信号DIはセルトラ
ンジスタQ8にデータを書き込む場合は“Ｌ”レ
ベルである。ENMOSTQ3，Q5がオフ状状態に
なると、 DNMOSTQ4を通して、セルトランジスタQ8
のドレインに加わる書込み用電圧調整負荷トラン
ジスタとしてのENMOSTQ6がオンする。このと
き、第１のＹデコーダ信号YDEC1及びＸデコーダ
信号XDECが選択されていると、セルトランジスタ
Q8のドレインとゲートに高電圧が印加されデー
タが書き込まれる。
一方、第２図の第２のデコーダ回路において
は、アドレス信号Ａ１，Ａ２が入力され、４本の
出力にデコードする。テスト信号TESTは、４ワ
ード同時書込みモードにするための信号であり、
“Ｌ”が入力すると、ENMOSTQ10がオフとなり
アドレス信号Ａ１，Ａ２の状態に関係無く、４本
の出力が全て選択される。制御信号PGMは書込
みモード時にのみ“Ｈ”となる制御信号である
が、遅延回路１１を通じて第２のＹデコーダに作
用し、アンド回路１２を経て第２のＹデコーダの
出力YDEC2となる。第２図の回路が４つ集まり第
２のＹデコーダを形成するが、遅延回路１１の遅
延時間がそれぞれ異なるため、第２のＹデコーダ
のテストモード時における選択され始めるタイミ
ングが４出力全て異なつている。
は、アドレス信号Ａ１，Ａ２が入力され、４本の
出力にデコードする。テスト信号TESTは、４ワ
ード同時書込みモードにするための信号であり、
“Ｌ”が入力すると、ENMOSTQ10がオフとなり
アドレス信号Ａ１，Ａ２の状態に関係無く、４本
の出力が全て選択される。制御信号PGMは書込
みモード時にのみ“Ｈ”となる制御信号である
が、遅延回路１１を通じて第２のＹデコーダに作
用し、アンド回路１２を経て第２のＹデコーダの
出力YDEC2となる。第２図の回路が４つ集まり第
２のＹデコーダを形成するが、遅延回路１１の遅
延時間がそれぞれ異なるため、第２のＹデコーダ
のテストモード時における選択され始めるタイミ
ングが４出力全て異なつている。
従つて第１図、第２図において、テスト信号
TESTを“Ｌ”にしてデータの書込みを行なう
と、４ワード同時に書込めるが、それぞれのワー
ドの書込み開始タイミングは遅延回路１１の遅延
時間ずつ、ずれたものになる。このため、４ワー
ド分のセルを同時に書込み開始したときの書込み
電流のピーク値は、１ワードの時に比べ従来は確
実に４倍になり、電源Vpp配線に著しい負担を加
えるが、本実施例においては、各ワードの書込み
開始タイミングがずれているので、ピーク電流の
重なりが無くなり、電源配線の負担は著しく軽減
される。
TESTを“Ｌ”にしてデータの書込みを行なう
と、４ワード同時に書込めるが、それぞれのワー
ドの書込み開始タイミングは遅延回路１１の遅延
時間ずつ、ずれたものになる。このため、４ワー
ド分のセルを同時に書込み開始したときの書込み
電流のピーク値は、１ワードの時に比べ従来は確
実に４倍になり、電源Vpp配線に著しい負担を加
えるが、本実施例においては、各ワードの書込み
開始タイミングがずれているので、ピーク電流の
重なりが無くなり、電源配線の負担は著しく軽減
される。
なお、以上の説明においてはトランジスタとし
てＮチヤネル型を用いたがこれはＰチヤネル型で
も同様である。又ビツト線の選択を４本の場合と
したが、これも本実施例に限定されることなく適
当な複数本が選択される。
てＮチヤネル型を用いたがこれはＰチヤネル型で
も同様である。又ビツト線の選択を４本の場合と
したが、これも本実施例に限定されることなく適
当な複数本が選択される。
以上、詳細説明したように、本考案のPROM
データ書込み回路は、上記手段を有しているの
で、複数ワード同時書込みの場合において、書込
み電流が集中せず時間的に分散されるので、特別
に電源配線幅を太く取る必要が無くなり効果的に
書込みが行えるという効果を有する。従つて本発
明によればより高集積度化された電気的にデータ
書込み可能なPROMを得ることができる。
データ書込み回路は、上記手段を有しているの
で、複数ワード同時書込みの場合において、書込
み電流が集中せず時間的に分散されるので、特別
に電源配線幅を太く取る必要が無くなり効果的に
書込みが行えるという効果を有する。従つて本発
明によればより高集積度化された電気的にデータ
書込み可能なPROMを得ることができる。
第１図は本考案の一実施例の要部を示す回路
図、第２図は第１図の第２のデコーダ出力YDEC2
を発生する第２のＹデコーダの１部を示す回路図
である。 １１……遅延回路、１２……AND回路、１３
……第２のＹデコーダの出力端子、Ａ１，Ａ２…
…アドレス入力、DI……書込みデータ信号、Q1，
Q4，Q9……デイプレシヨン型ＮチヤネルMOSト
ランジスタ、PGM……制御信号、Q2，Q3，Q5，
Q6，Q7，Q10，Q11，Q12……エンハンスメント型
ＮチヤネルMOSトランジスタ、Q8……セルトラ
ンジスタ、TEST……テスト信号、Vcc，Vpp…
…電源、XDEC……Ｘデコーダ出力、YDEC1……第
１のＹデコーダ出力、YDEC2……第２のＹデコー
ダ出力。
図、第２図は第１図の第２のデコーダ出力YDEC2
を発生する第２のＹデコーダの１部を示す回路図
である。 １１……遅延回路、１２……AND回路、１３
……第２のＹデコーダの出力端子、Ａ１，Ａ２…
…アドレス入力、DI……書込みデータ信号、Q1，
Q4，Q9……デイプレシヨン型ＮチヤネルMOSト
ランジスタ、PGM……制御信号、Q2，Q3，Q5，
Q6，Q7，Q10，Q11，Q12……エンハンスメント型
ＮチヤネルMOSトランジスタ、Q8……セルトラ
ンジスタ、TEST……テスト信号、Vcc，Vpp…
…電源、XDEC……Ｘデコーダ出力、YDEC1……第
１のＹデコーダ出力、YDEC2……第２のＹデコー
ダ出力。
Claims (1)
- 電気的にデータ書込み可能なPROMのPROM
データ書込み回路において、同一出力ピンに属す
る複数のビツト線を同時に選択し、かつ前記複数
のビツト線の選択を開始するタイミングをビツト
線毎にずらすようにしたビツト線選択制御手段を
含むことを特徴とするPROMデータ書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16757684U JPH0233360Y2 (ja) | 1984-11-05 | 1984-11-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16757684U JPH0233360Y2 (ja) | 1984-11-05 | 1984-11-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6183200U JPS6183200U (ja) | 1986-06-02 |
| JPH0233360Y2 true JPH0233360Y2 (ja) | 1990-09-07 |
Family
ID=30725366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16757684U Expired JPH0233360Y2 (ja) | 1984-11-05 | 1984-11-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233360Y2 (ja) |
-
1984
- 1984-11-05 JP JP16757684U patent/JPH0233360Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6183200U (ja) | 1986-06-02 |
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