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JPH02306654A - 半導体装置およびこれを用いた電子装置 - Google Patents

半導体装置およびこれを用いた電子装置

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JPH02306654A
JPH02306654A JP1127556A JP12755689A JPH02306654A JP H02306654 A JPH02306654 A JP H02306654A JP 1127556 A JP1127556 A JP 1127556A JP 12755689 A JP12755689 A JP 12755689A JP H02306654 A JPH02306654 A JP H02306654A
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package
semiconductor element
wiring board
heat sink
heat
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JP1127556A
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Akira Tanaka
明 田中
Kazuji Yamada
一二 山田
Tadahiko Mitsuyoshi
忠彦 三吉
Kanji Otsuka
寛治 大塚
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Hitachi Ltd
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Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置並びに該半導体装置を用いた電子
装置に関する。
［従来の技術］ 近年、電子計算機は演算速度の高速化、小型化の要求か
ら、使用される半導体素子は１年々高集積化、大型化が
進んでいる。それに伴い半導体素子−個当りの入出力電
極数が増え、発熱量も大きくなる傾向にある。
入出力電極数が多くできる構造としては、パッケージの
４方向から入出力電極のリード線を設けるＱ　Ｆ　Ｐ　
（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）がある。
このＱＦＰは、これまで入出力リード線として金属板を
打ち抜いたリードフレームが用いられてきた。しかし、
こうしたリードフレームは、リード間隔をあまり小さく
することができない。
そこで、最近、パッケージ内の半導体素子の電極部から
外部の入出力端子部までを、可撓性のフィルムにリード
線を形成したキャリヤフィルムで接続するＴ　Ａ　Ｂ　
（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）方
式が発表〔電子通信学会技術報告（第８８巻、２２９号
、ＶＬＤ８８−６９））されている。
キャリヤフィルムは、配線間隔をこれまでのリードフレ
ームに比べてかなり狭めることができるので、パッケー
ジの小型化に有用である。
一方、半導体素子のパッケージは、量産性の上から樹脂
を用いたものが多くなっている。樹脂を用いたパッケー
ジは、誘電率が小さく信号の電播に対する影響（電播遅
延）が少ないが、樹脂は一般に熱伝導率が小さいため、
パッケージの熱抵抗が大きく、発熱量の大きい半導体素
子を封止するには問題がある。
そこで樹脂を用いて発熱量の大きな半導体素子を封止す
る方法として、半導体素子を搭載する基板を放熱板と兼
ねさせた構造のパッケージが発表〔日経マイクロデバイ
ス（１９８８年１１月号７４頁）〕されている。
これにより、発熱量が約３Ｗ程度の比較的大きな半導体
素子でも、パッケージに樹脂を用いたものが得られるよ
うになった。
［発明が解決しようとする課題］ 電極数の多い半導体素子を小型化するには、配線間隔を
狭めることが必要である。
従来のリードフレームを用いる方法では、り一ド間隔に
限界があり、かつ、配線拡大部の面積を広くとる必要が
あり、パッケージサイズを小さくすることができなかっ
た。
本発明の出願人は、先に、電子装置を電気的に接続する
ための外部端子と、該部品を固定、支持するための支持
部を別個に設けることによって電気的接続のためのリー
ド線を細くしてリード線数を増したパッケージ構造を提
案した（特開昭６２−２１６２５６号）。
しかし、より高集積度でより多数の入出力端子を必要と
する半導体装置においてはこれでもまだ不十分である。
また、半導体素子の高集積度化、大型化に伴って増大す
る発熱を、パッケージ外部に積極的に逃すことも必要と
なってきた。
本発明の目的は、高集積度で発熱量が大きく、入出力電
極数の多い半導体素子の電気的接続と。
該素子を封止するパッケージを他の配線基板に取付ける
際の支持力が十分得られるパッケージ構造を有する半導
体装置、並びに該半導体装置を用いた電子装置を堤供す
ることにある。
［課題を解決するための手段］ 本発明の要旨は次に示すとおりである。
（１）放熱体上に半導体素子が搭載され、該放熱体の裏
面が該半導体素子のパッケージ表面にｒｓ呂するように
構成されており、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
ド線に接続されており、該リード線によって前記パッケ
ージが搭載される配線基板と電気的に接続することがで
き、 前記パッケージは前記配線基板上に固着する固着手段を
備えていることを特徴とする半導体装置。
（２）放熱体上に半導体素子が搭載され、該放熱体の裏
面が該半導体素子のパッケージ表面に露出するように構
成されており、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
ド線に接続されており、該リード線によって前記パッケ
ージが搭載される配線基板と電気的に接続することがで
き、 前記パッケージは前記配線基板上に固着する固着手段が
該パッケージと一体に形成されており、前記放熱体は放
熱フィンを備えていることを特徴とする半導体装置。
（３）放熱体上に半導体素子が搭載され、該放熱体の裏
面が該半導体素子のパッケージ表面に露出するように構
成されており、 前記半導体素子の電極部は可撓性絶縁基体に設けたリー
ド線によって配線基板と電気的に接続され、 前記パッケージは前記配線基板上に固着手段によって固
着されていることを特徴とする電子装置。
本発明の半導体装置は、第１図に例示すように、半導体
素子１が絶縁性基板５からなる放熱体に搭載されており
、該放熱体の裏面が、封止樹脂８によって形成されたパ
ッケージの表面に露出して、放熱できるように構成され
ている。半導体素子の電極ははんだバンプ３によってキ
ャリヤフィルム４に接続され、該キャリヤフィルム４は
パッケージの外部に引き出されている。なお、上記キャ
リヤフィルムは、半導体素子の電極数に見合った配線が
形成されている。
そして、前記パッケージには、上記キャリヤフィルムに
よる配線とは別に、該パッケージを配線基板に搭載する
際に固着する手段として固定部９が設けられている。
これによって、前記キャリヤフィルムにパッケージ支持
のための負担がかからないので、任意の形状とすること
ができ、しかも配線基板への電気的接続の信頼性を高め
、電極数もこれまでのものに比べて多くすることができ
る。
なお、前記絶縁性基板５からなる放熱体は１図に示すよ
うなフィン７を備えていてもよい。これによってより放
熱性を一段と向上できるので、発熱量のより大きな半導
体素子を搭載することができる。上記フィン７は基板と
接着剤等によって接合したもの、或いは基板と一体に形
成されたものであってもよい。
また、前記放熱体は、半導体素子よりも良熱伝導性のも
のが、より放熱効果を高める上で望ましい、特に、熱伝
導率が１６０ｗ／ｍｋ以上のものがよい。
こうした放熱体の一例として、窒化アルミニウム、炭化
珪素、酸化アルミニウムまたは酸化ベリリウムを主体と
する電気絶縁性のセラミックスがある。また、放熱フィ
ンとしては上記の電気絶縁性のセラミックスあるいは金
属製のものが使用できる。
前記半導体素子の電極部に接続される可撓性絶縁基体に
設けたリード線（以下キャリヤフィルムと云う）とは、
例えば、ポリイミドフィルム等に銅等の導電性物質を印
刷、蒸着或いはエツチングなど公知の方法によってリー
ド線がパターン形成されたものである。
前記キャリヤフィルムの半導体素子並びに外部端子例え
ば配線基板への接続は、それぞれはんだバンプを形成し
て行なうことができる。なお、該キャリヤフィルムの一
部に前記パッケージの固着手段を設けることもできる。
但し、入出力端子数はその分だけ低下する。
本発明のパッケージとしては、絶縁性樹脂組成物が用い
られる。該樹脂組成物としては、半導体装置のパッケー
ジ用として一般に用いられているエポキシ系樹脂組成物
が用いられる。特にエポキシ系樹脂に充填材としてシリ
カ、石英ガラス等を配合したものが用いられる。なかで
も球形の溶融シリカは８０重量％以上配合することがで
きるので熱膨張率が低く、半導体素子との接着界面にク
ラック等が発生しにくいので好ましい。
なお、上記樹脂以外の低熱膨張性樹脂あるいはゴム系の
低ヤング率樹脂等も本発明のパッケージ用樹脂組成物と
して用いることができる。
前記放熱体の半導体素子を搭載している面の裏面を、前
記パッケージの表面に露出させる方法としては、第２図
のフロー図に示す製造工程で行なうことができる。
また、樹脂を用いたパッケージの他に、金属やセラミッ
クスによりパッケージを構成することもできる。その際
も樹脂パッケージの場合と同様に半導体素子を搭載した
前記放熱体の裏面をパッケージの表面に露出させること
が必要である。
本発明において、前記パッケージを配線基板へ固着する
固着手段が、パッケージに、形成されているが、該固着
手段の具体例については、後述の実施例で説明する。
［作用］ 入出力電極数が多くできるのは、半導体素子の電極部か
らパッケージ外部の端子への電気的接続手段として、キ
ャリヤフィルムを用いたことによる。
発熱量の大きな半導体素子の放熱を十分行なうことがで
きるのは、半導体素子を搭載した放熱体の裏面が、パッ
ケージの表面に露出するように構成したことによる。
特に、前記放熱体が重量の大きなフィンを有する構造の
ものであっても、搭載する回路基板に固着手段によって
固着されるので信頼性の高い固着。
支持ができるのである。これによって、前記キャリヤフ
ィルムにパッケージを支持するための負荷がか）らない
ので、電気的接続の信頼性をより高めることができる。
以下、本発明を実施例に基づいて説明する。
［実施例１］ 第１図（ａ）は本発明の半導体装置の断面模式図である
。（ｂ）は前記（ａ）からフィン７を除いた場合の上面
図である。
半導体素子１は少なくとも半導体素子搭載面が電気絶縁
性の基板５に固着されている。本実施例においては、窒
化アルミニウム（Ａｌｘ）焼結体から成る電気ｗ！、縁
性の放熱基板である。ＡＱＨの熱膨張係数は　３．４　
Ｘ　１０−＠／’Ｃで、半導体素子であるシリコンチッ
プの熱膨張係数に近いために熱応力の発生が少なく、半
導体素子を搭載する基板として優れている。特に、チッ
プ面積が１００ｍｍ”以上の大型の半導体素子であって
も十分信頼性のある接合が得られる。
更に、Ａｌ２Ｎは、熱伝導率が２００　Ｗ　／　ｍ　Ｋ
と大きいため、半導体素子１が運転時に発生する熱を十
分アルミニウム、銅等の金属または高熱伝導性セラミッ
クス等で形成されたフィン７へ伝えることができるので
、熱放散性が優れた半導体装置が得られる。このために
、発熱量５ｗ以上の太きな半導体素子の搭載が可能であ
る。
なお、ここでは絶縁性基板５としてＡＱＮを用いたが、
高熱伝導性の炭化珪素焼結体（ＳｉＣ）を用いてもよい
、ＳｉＣは、熱膨張係数３．７×１０″″′／℃、熱伝
導率２７０Ｗ／ｍＫと極めて高く、熱抵抗を小さくでき
る。特に、機械強度、耐水性および耐薬品性が優れてお
り、半導体素子用基板材料として優れている。
基板材料としては、前記以外のものでも熱膨張係数がシ
リコンのそれと近似ルでおり、熱伝導率が１６０　Ｗ　
／　ｍ　Ｋ以上の電気絶縁性材料であれば使用すること
ができる。
本発明において、前記絶縁性基板５の半導体搭載面の裏
面は、パッケージ表面に露出するように構成する。そし
て、半導体素子１の発熱量に応じてフィン７を形成する
。その場合フィンは基板５と一体に形成しても、第１図
（ａ）のように別に作成したフィンを絶縁性基板５の裏
面に接合してもよい。なお、これによってパッケージ表
面の約１７２がセラミックスで形成されるので、パッケ
ージ全体が樹脂で形成されたものに比べ、耐湿性の点で
優れている。
半導体素子１の表面に形成されている電極は、はんだバ
ンプ３によって、キャリヤフィルム４に形成された配線
パターン（図示せず）の内端と電気的に接続されている
。
半導体素子上の電極とキャリヤフィルムの電極とをはん
だバンプによって接続する方法として、ＣＣＢ（コント
ロール　コレイブス　ボンディング：米国特許第３，４
２９，０４０号）法がある。
この方法は溶融はんだが流出しないようボール状の一定
の大きさのはんだによって接続する方法である。
また、キャリヤフィルム４に形成された配線パターンの
もう一方の外端がパッケージ外部に出るようにして、封
止樹脂８により半導体素子を一体に封止しパッケージを
形成する。
こうしたキャリヤフィルムを用いることにより、多数（
４００以上）の入出力端子を有する半導体装置を提供す
ることができる。
パッケージの外部に引出したキャリヤフィルム４は、該
パッケージが搭載される回路基板上の端子に接続される
。
前記キャリヤフィルム４は、セラミックスに金属の薄膜
配線を形成したものよりも低誘電率であるので、信号の
伝播時間の遅延が少ない。
図（ａ）および（ｂ）の固定部９は、前記パッケージを
搭載する他の回路基板へパッケージを固着する固着手段
の一例である。
図（ｂ）の固定部９に設けた孔で回路基板にねじ止め等
によって固着される。なお、固着方法としては上記のね
じ止め以外に、接着剤を用いて接着する方法によって固
着してもよい。該接着剤としてはエポキシ系樹脂組成物
を用いることができる。
従来の半導体装置のリードフレームのように、電気的接
続と半導体装置の支持、固着を兼ねたものでは、パッケ
ージに外力が加わったり、フィンを有する重量の大きな
パッケージでは、電気接続部に大きな負担がかするため
に、電気的接続の信頼性に間層を起す恐れがあった。し
かし、本発明のパッケージにおいては、前記固定部９を
設けたことによって、配線に不要な力が加わらない。従
って、その全端子数を増すことができる。
また、固定部９を、キャリヤフィルム４の外端部よりも
外側に突出して形成することにより、配線部の折れ曲が
り等の損傷を保護する効果があり、取扱性がよい。
次に、本発明の半導体装置の製造工程の一例を第２図に
示す。
工程（１）：表面を研磨して平滑にした絶縁性基板５に
、半導体素子１をＡ　ｕ　／　Ｓ　ｉはんだ２によって
固着する。なお、はんだは、Ａ　ｕ　／　Ｓ　ｉ以外の
ものであってもよいが、はんだバンプ３のはんだより高
融点のはんだを使用する。
工程（２）：半導体素子１を搭載した絶縁性基板５の裏
面が、樹脂封止後にパッケージの表面に露出するように
構成された樹脂封止用下部鋳型１０に入れる。
工程（３）：予め半導体素子の電極配置に合わせてパタ
ーニングされた配線を有するキャリヤフィルム４の内端
電極部にはんだバンプ３が形成されたものを、半導体素
子の電極部と位置を合わせてはんだを加熱融解し接続す
るにの場合はんだバンプ３のはんだとしては、前記半導
体素子１を基板５に接着しているはんだ２が再融解しな
い温度で融解するはんだを用いる。この接続は鋳型１０
に入れる前に行なってもよい。
工程（４）：樹脂対土用の上部鋳型１１を取り付け、上
下鋳型によって構成された鋳型内に、注入口Ｇより封止
樹脂８を充填する。該樹脂の充填は通常のトランスファ
モールド法によって行なうことができる。また、注入樹
脂が液状の場合はボッティング法により行なうことがで
きる。
工程（５）：樹脂８を所定の温度で加熱して硬化した後
、鋳型を外せば本発明の樹脂パッケージ型半導体装置が
得られる。
上記によって得た半導体装置は、第３図に示すように、
回路基板上の所定の位置に仮止めし固定部９をネジで回
路基板上に固着する。キャリヤフィルム４の外端部を回
路基板１２側に曲げ、該回路Ｊン仮に設けられた回路基
板上配線１３とはんだ等により電気的接続をとる。
前記製造工程では、半導体素子１が絶縁性基板５に固着
されており、また、キャリヤフィルムは鋳型１０．１１
によって挾持されているため、封止樹脂の注入より半導
体素子１やキャリヤフィルムの移動は起らず、半導体素
子１とキャリヤフィルム間の接続を損なうようなことは
なかった。
冷却用フィンは、パッケージ組立後、パッケージ表面に
露出している絶線性塞板上に接着剤またははんだ等によ
って接合する。
パッケージは固定部９によって回路基板と固着されてい
るため、パッケージと回路基板を接続するキャリヤフィ
ルム４に力がかさらない。従って。
銅などの重い金属製フィンを用いることも可能である。
［実施例２］ 第４図は他の半導体装置の断面模式図である。
実施例１と同様に樹脂封止型である。半導体素子１を搭
載した絶縁性基板５のパッケージより露出している裏面
を、回路基板側に向けて固着したものである。
パッケージを回路基板１２に搭載するときは。
露出した絶縁性基板５の表面に熱伝導性グリース等の充
填剤１５を塗布し、回路基板１２と密着させる。これに
より、半導体素子１で発生した熱は、絶縁性基板５を介
して、回路基板１２へ拡散し、回路基板の裏面から放熱
される。
この場合、回路基板には熱が良く広がるように、金属層
を多く設けることが好ましい。また、回路基板の裏面に
放熱板として銅板１４を密着して設けることにより、放
熱性がより一層高められる。
また、必要により放熱手段を設けてもよい。
前記パッケージは実施例１と同様に、配線とは別に設け
た固定部９によって、回路基板に固着される。
なお、前記熱伝導性グリースとしては、金属、アルミナ
、ＳｉＣ等の粉末を配合したグリースが使用される。
［実施例３コ 第５図は他の半導体装置の断面模式図で、実施例１と同
様に樹脂封止型半導体装置を示す。
絶縁性基板５上には、複数の半導体素子が搭載されてい
る。半導体素子の発熱量は、半導体素子によって異なっ
ていてもよい。発熱量の最も大きい半導体素子、例えば
、論理ＬＳＩをパッケージ中央部に設置し、発熱量が比
較的小さい半導体素子１例えば、ＤＲＡＭ　（ダイナミ
ック　ランダムアクセス　メモリ）をパッケージ周辺部
に設置することが望ましい。発熱量の大きい半導体素子
を中央部に配置したことによって、パッケージ全体に均
等に放熱される。また、発熱量−に応じてフィンを設け
てもよい。
複数の半導体素子が一つのパッケージに収められ、キャ
リヤフィルム４で接続されているのでパッケージ外への
入出力端子数が少なく、また、パッケージ間の渡り部分
による信号の伝播遅延を少なくすることができる。
従来のワイヤボンディングを用いる配線方法と比べ、キ
ャリヤフィルムによる一括配線は製造が容易で、品質管
理の上からも優れている。
本実施例においては、複数の半導体素子を搭載するため
広い面積のＭ縁性基板５を用いる。そのため、パッケー
ジサイズは大きく、かつ重くなっている。しかし、固定
部９を設けて回路基板１２に固着することにより、不要
な外力等がキャリヤフィルムの配線に加わらなくなり、
電気的接続の信頼性が高い。
［実施例４コ 第６図は本発明の半導体パッケージを電子計算機へ実装
した場合の模式斜視図である。
前記実施例で示す半導体装置上は、多層回路基板によっ
て形成されたプラグインカード１６に。
必要数だけ装着される。該プラグインカード１６はコネ
クタ１７によってバックボード１８に接続される。
本実装では、上部プラグインカード１６群と下部プラグ
インカード１６′群の２段で構成されている。そして計
算機の筐体下部に設けた送風機（図示せず）により、下
方から冷風が送られ、下部プラグインカード１６′に搭
載された半導体装置上を冷却後、クロスフローボード１
９を通って、上部プラグインカード１６に搭載されてい
る半導体装置↓を冷却する構造となっている。
第７図は前記クロスフローボード１９の部分断面模式図
である。クロスフローボード１９は、下部プラグインカ
ード１６′群に搭載された半導体装置の冷却により冷風
の温度分布が不均一となったのを矯正して、上部プラグ
インカード１６群に送風するよう工夫されている。
また、クロスフローボード１９内に別系統のダクトを設
は冷媒または冷風を通すことによって該クロスフローボ
ード１９を冷却すれば、上部プラグインカード１６群に
搭載した半導体装置をより効果的に冷却することができ
る。
なお、前記半導体装置として、論理用パッケージ、ＶＲ
（ベクトル　レジスタ）用パッケージ、主記憶用パッケ
ージ、拡張記憶用パッケージが高集積論理プラグインカ
ードに装着される。論理パッケージには、論理ＬＳ１．
ＲＡＭモジュール、ＶＲ用パッケージには、論理ＬＳＩ
、ＶＲＬＳ　Ｉ、主記憶にＭＳ　（メインストレージ）
モジュール、拡張記憶にＤＲＡＭ　（ダイナミック　ラ
ンダムアクセス　メモリ）等が用いられ、これらパッケ
ージは、回路基板に表面実装、アキシャル実装、両面実
装等によって装着される。
本実施例によって、従来より小型、大容量の電子計算機
を得ることができる。
［実施例５コ 第８図（ａ）は他の半導体装置の組立方法の断面模式図
、第８図（ｂ）その上面図である。
実施例１と同様に半導体素子１は絶縁性基板５に固着さ
れている。配線は、予めキャリヤフィルム４に形成され
ており、半導体素子の電極部に設けたはんだバンプ３に
よって接続され、有機材料から成る絶縁性キャップ２３
によってパッケージが構成される。
また、絶縁性基板５の一部に予め形成され固定部９によ
って、他の回路基板に固着される。
［実施例６］ 第９図は他の半導体装置の断面模式図である。
実施例１と同様に、半導体素子１は絶縁性基板５に固着
され、キャリヤフィルムの内端部と電気的接続を有して
いる。
半導体素子１は、耐湿性向上のためにゲル２２で被われ
ている０回路基板への固定部（図示せず）を有するキャ
ップ２３は有機系接着剤２０で接合封止されている。絶
縁性基板５およびキャップ２３は、セラミックスから構
成されているため樹脂パッケージに比べて耐湿性が優れ
ている。
［実施例７］ 第１０図は他の半導体装置の断面模式図である。
実施例１と同様に、半導体素子１は絶縁性基板５に固着
され、キャリヤフィルムと電気的接続を有している。
パッケージには凸形の固定部９が設けられており、配線
拡大基板２５の対応する個所に設けられた凹部に嵌め込
むことによって緊密に固着できるよう構成されている。
配線拡大基板２Ｓ内で配線は拡大され、配線拡大基板２
５の裏面に配置された入出力端子用ピン２６に接続され
、ピン２６は回路基板１２の所定個所に挿着し接続され
る。
本実施例は、半導体装置の入出力端子が多く配線間隔が
狭いために回路基板に直接搭載できない場合でも、回路
基板との間に、配線拡大基板２５を設けることによって
接続することができる。
また、ピン２６によって配線基板に搭載されているため
に互換性がよい。
［実施例８］ 第１１図は他の半導体装置の断面模式図である。
実施例１と同様に、半導体素子１は絶縁性基板５に固着
され、キャリヤフィルム４に形成された配線と電気的接
続を有している。
本実施例のパッケージの絶縁性基板５の周縁部には、封
止樹脂８がコの字型に形成されている。
このため、パッケージから絶縁性基板５が離脱する恐れ
がない。
［実施例９］ 第１２図は他の半導体装置の断面模式図である。
実施例１と同様に、半導体素子１は絶縁性基板５に固着
され、キャリヤフィルム４と電気的接続を有している。
本実施例のパッケージは、絶縁性基板５の一部に貫通孔
が形成されている。この貫通孔に入った樹脂がアンカー
効果を有するため、パッケージから絶縁性基板５が離脱
する怖れがない。
［実施例１０］ 第１３図は他の半導体装置の断面模式図である。
パッケージの絶縁性基板５の半導体素子搭載面の一部に
、四部が形成されている。この凹部に入った樹脂がアン
カー効果を有するため、パッケージから絶縁性基板５が
離脱する恐れがない。
［実施例１１］ 第１４図は他の半導体装置の断面模式図である。
パッケージの絶縁性基板５の厚みを厚くしたもので、半
導体素子１からの熱は絶縁性基板５内で十分に拡散され
るので放熱効果が大きい。
［実施例１２］ 第１５図は他の半導体装置の断面模式図である。
パッケージの絶縁性基板５の半導体素子１側の面には金
属層（図示せず）がメタライズによって形成されている
。この金属層はキャリヤフィルムに形成された配線内の
グランド線とリード線２４により接続される。これによ
って電圧変動等に対して安定した特性の半導体装置が得
られる。
また、前記絶縁性基板５の代わりに半導体素子搭載面が
絶縁処理された金属板を用いてもよい。
なお、第１６図に実施例で用いたキャリヤフィルムの一
例を示す。
半導体素子表面の電極に合わせて、配線パターンを形成
したキャリヤフィルムは、半導体素子の表面に規則的に
配列したはんだバンプ３に対応して電極パッドを設けて
いる。
また、キャリヤフィルムは多層配線構造としてもよい。
［実施例１３］ 実施例１と同様に、半導体素子を絶縁性基板に固着し、
キャリヤフィルムに形成された配線と電気的接続を有す
る半導体装置のパアッケージの回路基板への固着を、樹
脂系接着剤を用いて行なった。。
前記実施例において固定部９をねじ止めした方法に比べ
て、製作が容易である。
［発明の効果］ 本発明は、半導体装置と他の回路基板との電気的接続は
キャリヤフィルムで、機械的固着は固着手段を設けて行
なうようにしたことにより、半導体装置の電気的接続と
機械的接続の信頼性を高めることができ、半導体装置の
高密度化、高集積度化を図ることができる。特に、高密
度、高集積度で発熱量５Ｗ以上の半導体装置を提供する
ことができる。
また、本発明は、キャリヤフィルム配線を用いたことに
より、信号の伝播遅延が少ない電子装置を提供すること
ができる。
【図面の簡単な説明】
第１図（ａ）は本発明の半導体装置の断面模式図、同（
ｂ）は本発明の半導体装置の上面図、第２図は本発明の
半導体装置の製造工程図、第３図は第２図の製造工程に
よる半導体装置の回路基板への取付は状況を示す断面模
式図、第４図、第５図は本発明の他の半導体装置の断面
模式図、第６図は本発明の半導体装置を用いた電子計算
機の斜視模式図、第７図は第６図の電子計算機に用いる
クロスフローボードの部分断面図、第８図（ａ）は他の
半導体装置の組立方法を示す断面模式図、同（ｂ）は（
ａ）の上面図、第９図〜第１５図は本発明の他の半導体
装置の断面模式図、第１６図はキャリヤフィルムの平面
図である。 １・・・半導体素子、２・・・固着層、３・・・はんだ
バンプ、４・・・キャリヤフィルム、５・・・絶縁性基
板、６・・・フィン接着層、７・・・フィン、８・・・
封止樹脂、９・・・パッケージ固定部、１０・・・下部
鋳型、１１・・・上部鋳型、１２・・・回路基板、１３
・・・回路基板上配線、１４・・・銅板、１５・・・充
填剤、１６．１６’・・・プラグインカード、１７・・
・コネクタ、１８・・・バックボード、１９・・・クロ
スフローボード、２０・・・接着剤、２２・・・ゲル、
２３・・・キャップ、２４・・・リード線、２５・・・
配線拡大基板、２６・・・ピン。 第１図 （ａ） １・・・半導体素子、２・・・固着層、３・・・はんだ
バンプ、４・・・キャリヤフィルム、５・・・絶縁性基
板、６・・・フィン接着層、７・・・フィン、８・・・
封止樹脂、９・・・パッケージ固定部 第２図 第３図 第４図 第５図 １・・・半導体素子、２・・・固着層、３・・・はんだ
バンプ、４・・・キャリヤフィルム、訃・・絶縁性基板
、８・・・封止樹脂、９・・・パッケージ固定部、１２
・・・回路基板、１３・・・回路基板上配線、１４・・
・銅板、１５・・・充填剤第６図 第７図 第８図 １・・・半導体素子、２・・・固着層、３・・・はんだ
バンプ、４・・・キャリヤフィルム、５・・・絶縁性基
板、９・・・パッケージ固定部、２３・・・キャップ 第１１図 第１２図 第９図 第１０図 第１３図 第１４図 第１５図 第１６図 層 ム 線 ．２４ ．３・・・はんだバ 、２４・・・リード

Claims (1)

  1. 【特許請求の範囲】 １、放熱体上に半導体素子が搭載され、該放熱体の裏面
    が該半導体素子のパッケージ表面に露出するように構成
    されており、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
    ド線に接続され、該リード線は前記パッケージが搭載さ
    れる配線基板と電気的に接続することができ、 前記パッケージは前記配線基板上に固着する固着手段を
    備えていることを特徴とする半導体装置。 ２、半導体素子が放熱体上に搭載され、かつ、該半導体
    素子は他の配線基板と接続可能な可撓性絶縁基体に設け
    られたリード線の一端と電気的に接続されており、 前記半導体素子を封止するパッケージは、該半導体素子
    の運転による発生熱を前記放熱体を介して放散できるよ
    う構成され、かつ、前記他の配線基板と固着する固着手
    段を有していることを特徴とする半導体装置。 ３、室温の熱伝導率が１６０ｗ／ｍｋ以上の電気絶縁性
    基体上に発熱量５Ｗ以上の半導体素子が搭載され、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
    ド線に接続されており、前記電気絶縁性基体の半導体素
    子搭載面の裏面に放熱フィンが設けられ、 前記半導体素子の運転中の温度が８５℃以下になるよう
    に前記放熱フィンを冷却する冷却手段が設けられている
    ことを特徴とする半導体装置。 ４、放熱体上に半導体素子が搭載され、該放熱体の裏面
    が該半導体素子のパッケージ表面に露出するように構成
    されており、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
    ド線に接続されており、該リード線によって前記パッケ
    ージが搭載される配線基板と電気的に接続することがで
    き、 前記パッケージは絶縁性樹脂組成物から成り。 前記配線基板上に固着する固着手段が該パッケージと一
    体に形成されていることを特徴とする半導体装置。 ５、放熱体上に半導体素子が搭載され、該放熱体の裏面
    が該半導体素子のパッケージ表面に露出するように構成
    されており、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
    ド線に接続されており、該リード線によって前記パッケ
    ージが搭載される配線基板と電気的に接続することがで
    き、 前記パッケージは絶縁性樹脂組成物から成り前記配線基
    板上に固着する固着手段が該パッケージと一体に形成さ
    れており、 前記放熱体は放熱フィンを備えていることを特徴とする
    半導体装置。 ６、放熱体上に入出力電極が４００以上、発熱量５Ｗ以
    上の半導体素子が搭載され、該放熱体の裏面が該半導体
    素子のパッケージ表面に露出するように構成されており
    、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
    ド線に接続されており、該リード線によって前記パッケ
    ージが搭載される配線基板と電気的に接続することがで
    き、 前記パッケージは絶縁性樹脂組成物から成り前記配線基
    板上に固着する固着手段が該パッケージと一体に形成さ
    れており、 前記放熱体は放熱フィンを備えていることを特徴とする
    半導体装置。 ７、放熱体上に半導体素子が搭載され、該放熱体の裏面
    が該半導体素子のパッケージ表面に露出するように構成
    されており、 前記半導体素子の電極部は可撓性絶縁基体に設けたリー
    ド線によって配線基板と電気的に接続され、 前記パッケージが前記配線基板上に固着手段によって固
    着されていることを特徴とする電子装置。 ８、配線基板と、該基板上に半導体素子がパッケージさ
    れた半導体装置を有する電子装置において、 前記配線基板と前記パッケージは緊密に固着されており
    、 前記パッケージされた半導体素子は放熱体に搭載され、 前記放熱体は前記半導体素子の運転によつて発生する熱
    をパッケージ外に放散できるよう配置されており、 前記半導体素子と配線基板間は可撓性絶縁基体に設けた
    リード線によって電気的に接続されていることを特徴と
    する電子装置。 ９、放熱体上に半導体素子が搭載され、該放熱体の裏面
    が該半導体素子のパッケージ表面に露出するように構成
    されており、 前記半導体素子の電極部は可撓性絶縁基体に設けたリー
    ド線によって配線基板と電気的に接続され、 前記パッケージは絶縁性樹脂組成物から成り、該樹脂組
    成物で一体に形成された固着手段によって前記配線基板
    上に固着されており、 前記放熱体は放熱フィンを備えていることを特徴とする
    電子装置。 １０、放熱体上に半導体素子が搭載され、該放熱体の裏
    面が該半導体素子のパッケージ表面に露出するように構
    成されており、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
    ド線によって配線基板と電気的に接続され、 前記パッケージは絶縁性樹脂組成物から成り、該樹脂組
    成物で一体に形成された固着手段によって前記配線基板
    上に固着されており、 前記放熱体は放熱フィンを備えており、前記半導体素子
    の運転中の温度が８５℃以下になるよう前記フィンを冷
    却する冷却手段が設けられていることを特徴とする電子
    装置。 １１、放熱体上に入出力電極が４００以上、発熱量５Ｗ
    以上の半導体素子が搭載され、該放熱体の裏面が該半導
    体素子のパッケージ表面に露出するように構成されてお
    り、 前記半導体素子の電極部が可撓性絶縁基体に設けたリー
    ド線によって配線基板と電気的に接続され、 前記パッケージは絶縁性樹脂組成物から成り、該樹脂組
    成物で一体に形成された固着手段によって前記配線基板
    上に固着されており、 前記放熱体は放熱フィンを備えており、前記半導体素子
    の運転中の温度が８５℃以下になるよう前記フィンを冷
    却する冷却手段が設けられていることを特徴とする電子
    装置。 １２、放熱体上に半導体素子が搭載され、該放熱体の裏
    面が該半導体素子のパッケージ表面に露出するように構
    成されており、 前記半導体素子の電極部は可撓性絶縁基体に設けたリー
    ド線によって配線基板と電気的に接続され、 前記パッケージは絶縁性樹脂組成物から成り、該樹脂組
    成物で一体に形成された固着手段によって前記配線基板
    上に前記放熱体表面が密着して固着されており、 該配線基板が放熱フィンを兼ねていることを特徴とする
    電子装置。 １３、バックボードに装着されたプラグインカードと該
    プラグインカードに装着された論理用半導体装置並びに
    主記憶用半導体装置を備えた電子計算機において、 前記半導体装置が、放熱体上に半導体素子が搭載され、
    該放熱体の裏面が該半導体素子のパッケージ表面に露出
    するように構成されており、前記半導体素子の電極部が
    可撓性絶縁基体に設けたリード線によって前記プラグイ
    ンカードと電気的に接続され、 前記パッケージが前記プラグインカード上に固着手段に
    よって固着されていることを特徴とする電子計算機。
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DE69031323T DE69031323T2 (de) 1989-05-20 1990-05-10 Halbleitervorrichtung mit einer Packungsstruktur
CA002017080A CA2017080C (en) 1989-05-20 1990-05-17 Semiconductor device package structure
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354342A (ja) * 1991-05-31 1992-12-08 Kawasaki Steel Corp 半導体装置
JP2006066559A (ja) * 2004-08-26 2006-03-09 Fuji Electric Fa Components & Systems Co Ltd 半導体モジュールおよびその製造方法
JP2009278134A (ja) * 2009-08-24 2009-11-26 Hitachi Ltd パワーモジュールおよびインバータ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE44685E1 (en) 1994-04-28 2013-12-31 Opentv, Inc. Apparatus for transmitting and receiving executable applications as for a multimedia system, and method and system to order an item using a distributed computing system
JP3367299B2 (ja) * 1994-11-11 2003-01-14 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
US6189030B1 (en) 1996-02-21 2001-02-13 Infoseek Corporation Method and apparatus for redirection of server external hyper-link references

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5910585A (ja) * 1982-06-25 1984-01-20 サンド・アクチエンゲゼルシヤフト スピロスクシンイミド誘導体のアルツハイマ−型痴「ほう」の治療における使用
JPS6454338U (ja) * 1987-09-30 1989-04-04

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4132856A (en) * 1977-11-28 1979-01-02 Burroughs Corporation Process of forming a plastic encapsulated molded film carrier CML package and the package formed thereby
JPS60137042A (ja) * 1983-12-26 1985-07-20 Matsushita Electronics Corp 樹脂封止形半導体装置
US4890152A (en) * 1986-02-14 1989-12-26 Matsushita Electric Works, Ltd. Plastic molded chip carrier package and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5910585A (ja) * 1982-06-25 1984-01-20 サンド・アクチエンゲゼルシヤフト スピロスクシンイミド誘導体のアルツハイマ−型痴「ほう」の治療における使用
JPS6454338U (ja) * 1987-09-30 1989-04-04

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354342A (ja) * 1991-05-31 1992-12-08 Kawasaki Steel Corp 半導体装置
JP2006066559A (ja) * 2004-08-26 2006-03-09 Fuji Electric Fa Components & Systems Co Ltd 半導体モジュールおよびその製造方法
JP4492257B2 (ja) * 2004-08-26 2010-06-30 富士電機システムズ株式会社 半導体モジュールおよびその製造方法
JP2009278134A (ja) * 2009-08-24 2009-11-26 Hitachi Ltd パワーモジュールおよびインバータ

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