JPH02306344A - ソフトウェア異常状態抑制方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ソフトウェア制御装置に係り、特に割り込み信号の多発
時におけるソフト・ウェア異常状態抑制方式に関し、 割り込み信号の多発時に当該割り込み信号を禁止するこ
とにより、一部を機能停止させるだけで連続して処理可
能なソフトウェア異常状態抑制方式を従供することを目
的とし、 割り込み信号を入力して所定の処理を行うプロセッサを
有するソフトウェア制御装置において、割り込み信号を
入力して所定時間における割り込み回数をカウントする
カウンタと、カウンタとプロセッサの間に挿入され、カ
ウンタの出力のカウント値と予め設定した基準値とを比
較して、カウント値が基準値以上の時割り込み信号がプ
ロセッサに入力されるのを禁止する比較制御回路とを設
けて構成する。

［産業上の利用分野〕 本発明は、ソフトウェア制御装置に係り、特に割り込み
信号の多発時におけるソフトウェア異常状態抑制方式の
改良に関するものである。

この際、割り込み信号の多発時にも一部を機能停止させ
るだけで連続して処理可能なソフトウェア抑制方式が要
望されている。

〔従来の技術〕

第３図は従来例のソフトウェア制御装置の構成を示すブ
ロック図である。

通信のデータ多重変換装置等において使用されるマイク
ロコンピュータ（以下マイコンと称する）では、プロセ
ッサ（以下ＣＰＵと称する）で所定の演算処理を行うが
、外部から入出力装置（以下Ｉ１０と称する）を介して
割り込み信号（以下ＩＲＱと称する）が入力される場合
がある。

例えば第３図において、ｌ１０５、インタフェース装置
４を介してデータがｃｐｕ　ｉに入力され、例えばリー
ドオンリー・メモリ（以下ＲＯＭと称する）２からプロ
グラムを読み出して所定の演算処理を行うとともに、Ｃ
ＰＵ　１では一定時間毎にクリア信号（以下ＣＬＲと称
する）をウォッチドッグ・タイマー等のタイマー３に向
けて出力する。

タイマー３では上記ＣＬＲを検出してＣＰＵ　　ｌの動
作を監視していた。そして割り込み信号の多発時には、
ＣＰＵ　１からＣＬ　［？が出力されないため、タイマ
ー３においてＣＰＵ　１の異常として検出してＣＰＵ１
にＣＬＲ未検出信号−ＤＴＯを送出する。ＣＰＩＩ　　
１てはＷＤＴＯを受信することにより、演算処理を停止
してこれに対応していた。

〔発明が解決しようとする課題〕

しかしながら上述の方式においては、ｃｐｕの停止によ
りソフトウェア制御装置として機能可能な処理も全面的
に停止し、上記マイコンを備えた装置の他の回路に悪影
響を及ぼすという問題点があった。

したがって本発明の目的は、割り込み信号の多発時にも
一部を機能停止させるだけで連続して処理可能なソフト
ウェア異常状態抑制方式を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、割り込み信号を入力して所定の処
理を行うプロセッサ１００を有するソフトウェア制御装
置において、９００は割り込み信号を入力して所定時間
における割り込み回数をカウントするカウンタである。

８００はカウンタとプロセッサの間に挿入され、カウン
タの出力のカウント値と予め設定した基準値とを比較し
て、カウント値が基準値以上の時割り込み信号がプロセ
ッサに入力されるのを禁止する比較制御回路である。

上記８００及び９００をソフトウェア制？Ｉｌｔ装置に
設ける。

〔作　用〕

第１図において、カウンタ９００において割り込み信号
を入力して所定時間における割り込み回数をカランＩ・
する。

そして、比較制御回路８ＱＯにおいてカウンタの出力の
カウント値と予め設定した基準値とを比較して、カウン
ト値が基準値以上の時割り込み信号がプロセッサに入力
されるのを禁止する。

この結果、割り込み信号の多発時に当該割り込み信号を
禁止することにより、プロセッサ１００において一部の
機能の停止のみで連続して所定の処理を行うことができ
る。

〔実施例］ 第２図は本発明の実施例の装置の構成を示すブロック図
である。

全図を通じて同一符号は同一対象物を示す。

第２図において、インタフェース装置４０を介してｌ１
０（図示しない）からのデータがＣＰＵｌ０に入力され
、ＣＰＵｌ０で所定の演算処理が行われる。又、ＣＰＵ
　１０への割り込み処理が必要な場合は、ＩＩ？ＧＯ線
を使用して割り込む。通常は割り込み禁止レジスタ７０
はオンされているため、出力信号“１”が論理積回路（
以下ＡＮＤ回路と称する）６０の一方の入力端子に入力
される６ＡＮＤ回路６０の他方の入力端子にはＩＲＱＯ
線を介して割り込み信号が入力され、ＡＮＤ回路６０か
らはＩＲＱ線を介して割り込み信号がｃｐｕｉｏに入力
される。

一方、割り込み信号を示すパルスがインタフェース装置
４０からカウンタ９０に入力され、ＩＲＱＯの信号によ
る割り込み発生頻度がカウンタ９０で一定期間（例えば
１秒）毎にカウントされ、タイマ回路（図示しない）で
周期的に（例えば１秒毎に）クリアされる。そしてカウ
ンタ９０の出力のカラン］・値が比較器８０の一方の入
力端子に加えられ、他方の入力端子には発生頻度設定装
置９５から予め設定した基準値（例えば１秒間に３０回
等）が加えられる。

比較器８０において、割り込み信号の発生頻度が上記基
準値をオーバーした時、比較器８ｏは割り込み禁止レジ
スタ７０に向けて制御信号（ＳＥＴ）を出力する。割り
込み禁止レジスタ７０ではこれに対応して“Ｏ“をＡＮ
Ｄ回路６０に向けて出力することにより、インタフェー
ス装置４０からＣＰＵｌ０にそれ以降の割り込み信号が
入力されるのを禁止するよ・うにする。

インタフェース装置４ｏ又は外部装置の異常が復旧した
場合、外部からｃｐｕｉｏに通知され、ＣＰ［１１０か
らクリア信号ＣＬＲを割り込み禁止レジスタ７０に向け
て出力することにより、割り込み禁止レジスタ７０をク
リアしてインタフェース装置４０からの割り込み信号を
復旧させ、以降通常動作が実施される。

〔発明の効果〕

以上説明したように本発明によれば、割り込み信号の多
発時に当該割り込み信号を禁止することにより、一部の
機能の停止のみで連続して処理可能なソフトウェア制御
装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の装置の構成を示すブロック図
、 第３図は従来例のソフトウェア制御装置の構成を示すブ
ロック図である。 図において ８００は比較制御回路、 ９００はカウンタ を示す。 準

Claims (1)

1. 【特許請求の範囲】 割り込み信号を入力して所定の処理を行うプロセッサ（
   １００）を有するソフトウェア制御装置において、 該割り込み信号を入力して所定時間における割り込み回
   数をカウントするカウンタ（９００）と、該カウンタと
   該プロセッサの間に挿入され、該カウンタの出力のカウ
   ント値と予め設定した基準値とを比較して、該カウント
   値が該基準値以上の時該割り込み信号が該プロセッサに
   入力されるのを禁止する比較制御回路（８００）とを設
   けたことを特徴とするソフトウェア異常状態抑制方式。