JPH02302120A - パルスストレッチャー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ｄ／Ａ変換器に使用される二重積分回路に
関するものである。

〔従来の技術〕

第４図は従来のＤ／Ａ変換器に使用される二重−積分回
路を応用したパルスストレッチャー回路の回路図、第５
図は第４図の回路の各部の信号を示す波形図、第６図は
第４図の回路において入力パルスが周期的に連続して入
力され、出力パルスデューティが１００％近くになった
場合の各部の信号を示す波形図である。

図において、（１）は電流スイッチ回路、（２）は電圧
比較器、（３）は基準電圧源、（４）は第１定電流源、
（５）は第２定電流源、（６）は第１トランジスタ、（
７）は第２トランジスタ、（９）は抵抗、ｑ旧よコンデ
ンサ、αυは第１入力端子、四は第２入力端子、α４は
出力端子である。

このパルスストレッチャー回路は、電流スイッチ回路（
１）、電圧比較器（２）および積分用のコンデンサαＩ
ｃを備えている。電流スイッチ回路（１）は、差動型に
配置されたＮＰＮ形の第１トランジスタ（６）Ｑｌ、第
２トランジスタ（７）　Ｑ　２からなり、第１トランジ
スタ（６）Ｑｌのベース（ζはパルス信号Ｐ１が入力さ
れる第１入力端子Ｑυが接続され、第２トランジスタ（
７）　Ｑ　２のベースには基準電圧源（３）が接続され
、また、第２トランジスタ（７）　Ｑ　２のコレクタは
電源Ｖｃｃに接続されている。一方、電圧比較器（２）
の一方の反転入力端子（→には積分用のコンデンサａ（
ｊＣと第１トランジスタ（６）Ｑｌのコレクタ間を接続
する第１接続点Ｘが接続され、電圧比較器（２）の他方
の非反転入力端子（±）には、第１トランジスタ（６）
Ｑｌ、第２トランジスタ（７）Ｑ２の両エミッタ間を接
続する第２接続点Ｙが接続され、この第２接続点Ｙは抵
抗（９）Ｒ１を介して接地されている。

さらに、第１接続点Ｘと［源Ｖｃｅ間には第１定電流源
（４）が、第１接続点Ｘと接地間には第２定電流源（５
）がそれぞれ設けられ、かつ、第２定電流源（５）に対
してはこれをオン・オフ制御する制御ノ（ルスＰ２が入
力される第２入力端子□□□が設けられている。

次に、動作を、第５図によって説明する。

第５図には第１入力端子αυから入力される／ｆルス信
号Ｐ１の入力波形、第２入力端子＠から入力される制御
パルスＰ２の入力波形、積分用のコンデンサＣｌ０Ｃに
よる第１接続点Ｘにおける電圧波形Ｖｃ、および電圧比
較器（２）の出力端予備から出力されるパルス波形Ｐ３
をそれぞれ示している。なお、第２入力端子（６）に加
えられる制御パルスＰ２は、パルス信号Ｐ１と外部で予
め設定される所定のパルス幅Ｔ。をもつ基準パルス（図
示せず）との差から得られる信号である。

（１）　ｉｏ　−ｔｌの期間 時刻ｔ。ｆとおいて、第１入力端子Ｑ環に／’１イレベ
ルのパルス信号Ｐｉが入力されると、電流スイッチ回路
（１）の第１トランジスタ（６）Ｑｌが導通し、積分用
のコンデンサαＯＣの蓄積電荷と第１定電流源（４）か
らの電流が第１トランジスタ（６）Ｑｌに流れ、第１接
続点Ｘの電位Ｖｃがしだいに低下する。そして、制御パ
ルスＰ２が入力される直前の時刻１．では、第１トラン
ジスタ（６）Ｑｌが飽和する。従って、この時刻ｔ１で
のコンデンサα１ｃｃｐ電位Ｖｃは、第２接続点Ｙにお
ける比較電位Ｖｒｅｆ　ｉこ第１トランジスタ（６）Ｑ
ｌのエミッタ／コレクタ間電圧Ｖ　３を加えた値（Ｖｃ
＝Ｖｒｅｆ　＋Ｖｓ　、ただし、Ｖｒｅｆ　＝基準電圧
源（３）の電圧Ｖｒｅｇ十第２上第２トランジスタＱ２
のベース／エミッタ間電圧）となる。この場合、■（＝
Ｖｒｅｆであるから、電圧比較器（２）の出力はローレ
ベルのままである。

（２）ｊ１〜ｔ２の期間 時刻ｔ１において、第２入力端子（ロ）にハイレベルの
制御パルスＰ２が入力されると、第２定電流源（５）が
オンして動作が開始される。これにより、第１定電流源
（４）よりも第２定電流源（５）の方の引き込み電流が
増加するため、第１接続点Ｘの電位Ｖｃは直線的に低下
する。従って、電圧比較器（２）の反転入力電圧（ハ）
がＶｒｅｆ以下になり、その結果、電圧比較器（２）の
出力パルスがハイレベルになる。

（３）　ｔｘ〜ｔ３の期間 時刻ｔ、では第１入力端子ａυ、第２入力端子曹の入力
信号が共にローレベルとなるので、電流スイッチ回路（
１）の第１トランジスタ（６）Ｑｌは非導通で、かつ、
第２定電流源（５）は動作を中止する。このため、コン
デンサαＯＣの充電が開始され、第１接続点Ｘの電位Ｖ
ｃがしだいに増加する。この場合、時刻ｔ３までは、第
１接続点Ｘの電位Ｖｃは比較電圧Ｖｒｅｆよりも低いの
で、その時刻ｔ３までは電圧比較器（２ンの出力はハイ
レベルのままである。

次に第６図により入力パルスが周期的に連続して入力さ
れ、出力パルスデューティが１００％近くになった場合
について説明する。

時刻ｔ０〜ｔ２すなわち、第１入力端子αυのハイレベ
ルのパルス信号Ｐ１が長くなるに従い、ある倍率でもっ
て出力パルス長も長くなる。出力パルスがハイレベル状
態のとき第１入力端子Ｑυに次のハイレベルのパルス信
号Ｐ１が入力された場合について考える。

ｔｏ％　ｔ４期間は、上記（１）、（２）、（３）に準
じ、コンデンサαＯＣの充・放電が行なわれる。

ｔ４〜ｊｓ期間において、第１トランジスタ（６）Ｑｌ
の動作について述べる。第１トランジスタ（６）Ｑｌの
エミッタ電位（第２接続点Ｙ）はＶｒｅｆ　、コレクタ
電位はＶｃ、ベース電位はＶ　ｃ　十ＶＢＣ！となって
いる。（ここでＶＢＯは第１トランジスタ（６，ＩＱＩ
のベース／コレクタ間電圧を示す。〕この場合、Ｖｒｅ
ｆ　）　Ｖｃであるため、第１トランジスタ（６）Ｑｌ
はトランジスタ動作しておらず、ベースからコレクタへ
向かって電流（ＩＢＯ）が流れ、コンデンサＱＯＣへ充
電される。従って、コンデンサＣ１ＯＣへ充電される電
流は、第１定電流源（４）からの電流エムと電流ＩＢＯ
の和となる。つまり１ｔｏｔａｌ　＝ＩＡ　＋　ＩＢＯ
である。

〔発明が解決しようとする課題〕

従来のパルスストレッチャー回路は以上のように構成さ
れているので、出力パルスが次の第１入力端子のハイレ
ベルのパルス信号Ｐ１と重なった期間においてコンデン
サＣに充電される電流値が変化するため、（エムがＩム
＋ＩＢＯに増加）入力パルス長に対し一定倍率の出力パ
ルス長が得られないという問題点が生じる。

この発明は、上記のような問題点を解消するためになさ
れたもので、定電流源をオン・オフする制御パルスに比
例した出力パルスを得ることができるパルスストレッチ
ャー回路を得ることを目的とする。

口課題を解決するための手段〕 この発明は上記目的を達成するため、次の構成をとる。

（１）第１トランジスタのコレクタと第１接続点Ｘとの
間にベースを設け、第１トランジスタのベースに接続さ
れた第１入力端子と、第１トランジスタのベースとの間
にエミッタを設け、がっ、コレ・フタを接地した第３ト
ランジスタを設ける。

（２）第１トランジスタコレクタと第１接続点Ｘとの間
にベースを設け、第１トランジスタのベースに接続され
た第１入力端子と第１トランジスタのベースとの間にエ
ミッタを設け、かつコレクタを接地した第３のトランジ
スタを設け、また第３のトランジスタのエミッタと第１
トランジスタのベースとの間に抵抗を設ける。

〔作用〕

この発明によるパルスストレッチャー回路ハ、第１入力
端子がハイレベルで出力がハイレベルの期間、第１入力
端子から、第１トランジスタＱ１のベースを経てコレク
タへ向かって流れる電流（ＩＢＯ）を小さくすることが
できる。

〔実施例〕

第１図はこの発明の一実施例に係るパルスストレッチャ
ー回路の回路図、第２図は第１図の回路の各部の信号を
示す波形図、第３図は第１図の回路の人力パルス対出力
デユーティ特性を示すグラフである。

図において、（２）〜（７）　、　（９）〜曽は第４図
の従来例に示したものと同等であるので説明を省略する
。

（８）はＰＮＰ形の第３トランジスタである。

この実施例の特徴は、 （Ａ）第３トランジスタ（８）　（Ｐ　Ｎ　Ｐ形）とし
て第１トランジスタ（６）Ｑｌのコレクタと第１接続点
Ｘとの間にベースを設け、第１トランジスタ（６）Ｑｌ
のベースに接続された第１入力端子αυと第１トランジ
スタ（６）Ｑｌのベースとの間にエミッタを設け、かつ
、コレクタを接地すること。

（Ｂ）第３トランジスタ（８）　（Ｐ　Ｎ　Ｐ形）とし
て第１トランジスタ（６）Ｑｌのコレクタと第１接続点
Ｘとの間にベースを設け、第１トランジスタ（６）Ｑｌ
のベースに接続された第１入力端子ｑυと第１トランジ
スタ（６）Ｑｌのベースとの間にエミッタを設け、かつ
、コレクタを接地し、また、第３トランジスタ（８）　
Ｑ　３のエミッタと第１トランジスタ（６）Ｑｌのベー
スとの間に抵抗（９）Ｒ２を設けることである。

次に上記構成のパルスストレッチャー回路の動作につい
て、第２図に示す波形図を参照して説明する。

（１）　ｔｏ　＝　ｉｎの期間、ｔ１〜ｔ２の期間、ｔ
２〜ｔ４の期間これらの期間における動作は、従来例と
同じであるので、説明を省略する。

（：２１　ｔ４〜ｔ、の期間 この期間において、出力端子（１４がハイレベルであり
、かつ第１入力端子（１υがハイ１ノベルの場合、第１
トランジスタ（６）Ｑｌのベースからコレクタを経てコ
ンデンサＱｑＣに充電される電流の大部分は（Ａ）第３
トランジスタ（８）　Ｑ　３によりグランドに流れるこ
とになり、第１トランジスタ（６）Ｑｌのコレクタへ流
れ込む電流を減少させることができる。

出力端子ｑ４がハイレベルからローレベルに変化すると
、従来の回路と同様に動作する。

（Ｂ）抵抗（９）　Ｒ２および第３トランジスタ（８）
　Ｑ　３によりグランドに流れることになり、第１トラ
ンジスタ（６）Ｑｌのコレクタへ流れ込む電流を減少さ
せることができる。出力端予備がハイレベルからローレ
ベルに変化すると、従来の回路と同様に動作する。

〔発明の効果〕

以とのようにこの発明によれば、 （Ａ）第３トランジスタＱ３　（ＰＮＰ形）として第１
トランジスタＱｌのコレクタと第１接続点Ｘとの間にベ
ースを設け、第１トランジスタＱ１のベースに接続され
た第１入力端子と第１トランジスタＱ１のベースとの間
にエミッタを設け、かつ、コ１／クタを接地したので、
出力端子がハイレベルであり、かつ第１入力端子がハイ
レベルの場合、第１トランジスタＱ１のベースからコレ
クタを経てコンデンサＣに流れ込む電流を減少させるこ
とができる。従って、定電流源をオン・オフする制御パ
ルス幅にほぼ比例した精度の良い出力パルス幅を得るこ
とができ、精度の良いパルスストレッチャー回路を構成
することができる。

（Ｂ）第３トランジスタＱ３　（ＰＮＰ形）として第１
トランジスタＱ１のコレクタと第１接続点Ｘとの間にベ
ースを設け、第１トランジスタＱ１のベースに接続され
た第１入力端子と第１トランジスタＱ１のベースとの間
にエミッタを設け、かつ、コレクタを接地し、また、第
３トランジスタＱ３のエミッタと第１トランジスタＱ１
のベースとの間に抵抗Ｒ２を設けたので、出力端子がハ
イレベルであり、かつ第１入力端子がハイレベルの場合
、第１トランジスタＱ１のベースからコレクタを経てコ
ンデンサ″Ｃに流れ込む電流を減少させることができる
。従って、定電流源をオン・オフする制御パルス幅にほ
ぼ比例した精度の良い出力パルス幅を得ることができ、
精度の良いパルスストレッチャー回路を構成することが
できる。

第３図に入力パルス対出力デユーティ特性を示す。第４
図の従来回路において、出力デユーティが１００％付近
になるとりニアリティーが悪くなり、入力パルスがｔｌ
において出力デユーティが１００％となる。一方、この
発明回路による改良特性を見゛ると非常にリニアリティ
ーが良くなることがわが露 る。この場合、入力パルスがｔｂにおいて出力デユーテ
ィが１００％となっている。

以上のように、この発明により入力パルスに対し出力デ
ユーティのリニアリティーが非常に良くなっている。な
お、図中、点線で示すグラフは従来回路の特性である。

【図面の簡単な説明】

第１図ないし第３図はこの発明の一実施例を示し、第１
図はパルスストレッチャー回路の回路図、第２図は第１
図の回路各部の信号を示す波形図、第３図は第１図の回
路の入力パルス対出力デユーティ特性を示すグラフであ
る。第４図はパルスストレッチャー回路の回路図、第５
、及び第６図は第４図の回路の各部の信号を示す波形図
である。 図において、（２）は電圧比較器、（３）は基準電圧源
、（４）は第１定電流源、（５）は第２定電流源、（６
）は第１トランジスタ、（７ンは第２トランジスタ、（
８）は第３トランジスタ、（９）は抵抗、ＱＯはコンデ
ンサ、Ｑυは第１入力端子、＠は第２入力端子、（至）
は出力端子である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）差動型に配置された第１、第２トランジスタから
   なる電流スイッチ回路と、電圧比較器と、積分用のコン
   デンサとを備え、上記第１トランジスタのベースにはパ
   ルス信号の入力端子が接続され、第２トランジスタのベ
   ースには基準電圧源が接続され、上記電圧比較器の一方
   の入力端子には上記積分用のコンデンサと第１トランジ
   スタのコレクタ間を接続する第１接続点が接続され、電
   圧比較器の他方の入力端子には、第１、第２トランジス
   タの両エミッタ間を接続する第２接続点が接続され、こ
   の第２接続点が抵抗を介して接地される一方、上記第１
   接続点と電源間には第１定電流源が、上記第１接続点と
   接地間には第２定電流源がそれぞれ設けられ、かつ、こ
   の第２定電流源に対してはこれをオン・オフ制御する制
   御信号の第２入力端子が設けられてなるパルスストレッ
   チャー回路において、第３トランジスタとして上記第１
   トランジスタのコレクタと上記第１接続点間にベースを
   設け、上記第１トランジスタのベースに接続された第１
   入力端子と第１トランジスタのベース間にエミッタを設
   け、かつ、コレクタを接地することを特徴とするパルス
   ストレッチャー回路。
2. （２）差動型に配置された第１、第２トランジスタから
   なる電流スイッチ回路と、電圧比較器と、積分用のコン
   デンサとを備え、上記第１トランジスタのベースにはパ
   ルス信号の入力端子が接続され、第２トランジスタのベ
   ースには基準電圧源が接続され、上記電圧比較器の一方
   の入力端子には上記積分用コンデンサと第１トランジス
   タのコレクタ間を接続する第１接続点が接続され、電圧
   比較器の他方の入力端子には、第１、第２トランジスタ
   の両エミッタ間を接続する第２接続点が接続され、この
   第２接続点が抵抗を介して接地される一方、上記第１接
   続点と電流間には第１定電流源が、上記第１接続点と接
   地間には第２定電流源がそれぞれ設けられ、かつ、この
   第２定電流源に対してはこれをオン・オフ制御する制御
   信号の第２入力端子が設けられてなるパルスストレッチ
   ャー回路において、第３トランジスタとして上記第１ト
   ランジスタのコレクタと上記第１接続点間にベースを設
   け、上記第１トランジスタのベースに接続された第１入
   力端子と第１トランジスタのベース間にエミッタを設け
   、かつ、コレクタを接地し、また、上記第３トランジス
   タのエミッタと第１トランジスタのベースとの間に抵抗
   を設けることを特徴とするパルスストレッチャー回路。