JPH02293946A - パッファストレイジのタグ固定故障処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ＢＳタグのコピーである第２タグを備えた情報処理装置
のバッファストレージの固定故障処理方式に関し、 タグに固定故障が発生した場合のバッファストレージの
ウェイ切離しを不要にして性能低下を防止することを目
的とし、 タグの特定ウェイに固定故障が発生した場合には、バッ
ファストレージ及び第２タグの切り離しは行なわずにタ
グの故障発生ウェイのみを切離し、バッファストレージ
のアクセス時にタグによりヒットが検出されなかった時
には第２タグを参照してヒット検出を行なうように構成
する。

［産業上の利用分野］ 本発明は、情報処理装置に使用されるバッファストレー
ジのタグ固定故障をリカバーするバッファストレージの
タグ固定故障処理方式に関する。

近年の情報処理装置は、高速化の要求に対応するために
処理性能に影響の大きいメモリアクセス時間を短縮する
目的でバッファストレージ（Ｂ　Ｓ）を装備しており、
このバッファストレージに主記憶装置の一部のデータの
写しを保持し、実効的なメモリアクセス時間を短縮する
ものが一般的である。

このようなバッファストレージを備えた装置にあっては
、バッファストレージのアレイ部やバッファストレージ
に格納されるデータのアドレスを保持するタグ（ＴＡＧ
）を設けており、タグはメモリ素子で構成されるために
他のロジックに比べ故障の発生率が高い。

従って、バッファストレージが情報処理装置の性能を向
上する上で重要な要素であることを考えると、故障が発
生しても極力運用を維持し性能の低下を防止できる十分
なＲＡＳ機能を持たせる必要がある。

［従来の技術］ 従来、バッファストレージやタグ部の間欠故障、即ちソ
フト故障に対しては、一時的にバッファストレージやタ
グを無効化し、その後に上書きすることにより十分な対
処が可能である。

一方、バッファストレージやタグ部の固定故障、即ちハ
ードウエア故障に対しては、バッファストレージのアレ
イ部又はタグのいずれの故障であっても、故障箇所をウ
ェイ単位で切り離す方法をとっている。即ち、バッファ
ストレージを使用するためにはバッファストレージのア
レイ部及びタグのいずれも必須であることから、ウェイ
単位で故障箇所を切り離すことは装置の構成上止む得な
いものである。

［発明が解決しようとする問題点］ しかしながら、固定故障に対し故障箇所をウェイ単位で
切り離す従来の故障処理方式にあっては、切り離した分
だけバッファストレージの容量が減少することとなり、
故障切り離しによる性能の低下は防止できなかった。

一方、大型の情報処理装置にあっては、チャネルやマル
チプロセッサ構成により他のＣＰＵから主記憶装置ヘス
トアする際のバッファストレージの無効化によるオーバ
ーヘッドを回避するため、バッファストレージのタグ部
のコピーである第２タグ部を設けており、他のユニット
のストア時には第２タグ部を参照し、ヒットした時にの
みバッファストレージを無効化するようにしている。

このように第２タグ部を備えた情報処理装置の構成にお
いても、タグの固定故障に対じウェイ単位でバッファス
トレージ、タグ及び第２タグの故障箇所を切り離す処理
方式を採用しており、同様に性能低下は防止できない問
題があった。

本発明は、このような従来の問題点に鑑みてなされたも
ので、本来のタグのコピーである第２タグが設けられて
いる点に着目し、タグ部に固定故障が発生した場合には
第２タクで代行することによりバッファストレージのウ
ェイ切離しを不要にして性能低下を防止するバッファス
トレージの固定故障処理方式を提供することを目的とす
る。

［課題を解決するための手段コ 第１図は本発明の原理説明図である。

まず本発明は、主記憶装置の一部をの写しを内蔵するバ
ッファストレージと、該バッファストレージのヒット検
出に用いるアドレス情報を格納したタグ１０の写しであ
る第２タグ１２を備えた情報処理装置を対象とする。

このような情報処理装置につき本発明のバッファストレ
ージの固定故障処理方式にあっては、タグ１０の特定の
ウェイに固定故障が発生した場合には、該故障発生ウェ
イに対応する前記バッファストレージ及び第２タグ１２
のウェイ切離しを行なわずに該タグ１０の故障発生ウェ
イのみを切離し、バッファストレージのアクセス時に前
記タグ１０においてヒットが検出されなかった際には第
２タグ１２の参照によるヒット検出でバッファストレー
ジの格納データを使用するようにしたものである。

［作用］ このような構成を備えた本発明によるバッファストレー
ジの固定故障処理方式によれば、バッファストレージの
タグに固定故障が発生した場合、タグのエラー箇所を含
むウェイのみを切り離してバッファストレージのアレイ
部及び第２タグのウェイは切り離さない。

そして以降のアクセスに対しては、タグを参照して要求
されるデータが故障切り離しされていないウェイに存在
するときには、以前と同様にバッファストレージのアレ
イ部のデータを使用するが、もし存在しなければ（ミス
ヒット時）更に第２タグを参照し、データが存在すれば
（ヒット検出時）バッファストレージのデータを使用し
、存在しなければ、以前と同様に主記憶からデータをバ
ッファストレージに取り込む処理を行なう。

この結果、タグに固定故障が起きてもバッファストレー
ジの縮退を行なう必要がなくなり、固定故障発生時の性
能低下を防止できる。

［実施例コ 第２図は本発明の一実施例を示した実施例構成図である
。

第２図において、１４はタグ１０を参照するアドレスを
格納するアドレスレジスタであり、アドレスレジスタ１
４にはビット１〜２６でなるアドレスデータが格納され
、このうちのビット２０〜２６を使用してタグ１０を参
照する。

タグ１０には主記憶装置の一部の写しを内蔵するバッフ
ァストレージＢＳ（図示せず）に格納されるデータのア
ドレスが保持され、この実施例にあってはバッファスト
レージ格納データのアドレスがビット１〜１９になるア
ドレスデータとして格納されている。従って、アドレス
レジスタ１４に要求アドレスがセットされると、アドレ
スビット２０〜２６を使用してタグ１０が参照され、ア
ドレスビット１〜１９でなるアドレスデータがタグ１０
から読み出され、比較部１６でアドレスレジスタ１４の
アドレスビット１〜１９とウェイ毎に比較されてヒット
、ミスヒットが検出される。

比較部１６で２つのアドレスデータの一致によりヒット
が検出されると、そのウェイに求めるデータが存在する
ものとしてバッファストレージＢＳのヒットウェイのデ
ータを使用する。

一方、１８は第２タグ１２を参照するためのアドレスを
格納するアドレスレジスタであり、アドレスレジスタ１
８にはアドレスレジスタ１４と同様、アドレスビット１
〜２６が格納され、アドレスビット２０〜２６を使用し
て第２タグ１２を参照する。また第２タグ１２は本来の
タグ１０のコピーであり、バッファストレージＢＳに格
納されるデータのアドレスと同一コピーアドレスが格納
される。

第２タグ１２から読み出されたアドレスデータは比較部
２０でアドレスレジスタ１８内のアドレスデータと比較
され、ヒット検出の有無が判別される。

ここでタグ１０側のアドレスレジスタ１４にはＣＰＵの
要求アドレスまたは第２タグ１２側のアドレスレジスタ
１８のアドレスが選択的に格納され、一方、第２タグ１
２側のアドレスレジスタ１８には他のユニットのストア
アドレスまたはアドレスレジスタ１４のＣＰＵ要求アド
レスが選択的に格納される。

次に第２図の実施例の動作を説明する。

まず、タグ１０に固定故障が起きていない時の通常動作
を説明する。

ＣＰＵからのアクセス時には、ＣＰＵからの要求アドレ
スがアドレスレジスタ１４に格納され、このアドレスレ
ジスタ１４に格納された要求アドレスのアドレスビット
２０〜２６を使用してタグ１０が参照され、比較部１６
でヒット検出によりデータの存在を判別すると対応する
バッファストレージＢＳのアレイ内のデータを使用する
。もし比較部１６で両者が一致せずにミスヒットとなれ
ば、主記憶装置ＭＳＵからバッファストレージＢＳに要
求アドレスのデータを持ち込み、その後にタグ１０及び
第２タグ１２にそのアドレスを登録する。新たにバッフ
ァストレージＢＳに登録したデータのアドレスをこのタ
グ１０とタグ１２に登録する際に、アドレスレジスタ１
２の内容がアドレスレジスタ１８に移る。

一方、他のユニットからのストア時には、ストアアドレ
スがまずアドレスレジスタ１８に格納され、アドレスビ
ット２０〜２６を使用して第２タグ１２が参照され、比
較部２０で両者の一致によるヒットを検出すると、第２
タグ１２の対応するエントリーを無効化し、更にアドレ
スレジスタ１８の内容をアドレスレジスタ１４に移して
タグ１０の対応するエントリーを無効化する。もし第２
タグ１２がミスヒットであればそこで処理は終了する。

以上の動作は従来方式と同じであるが本発明にあっては
、タグ１０に固定故障（ハードウエア故障）が発生する
と次の固定故障処理を実行する。

まずタグ１０の特定ウェイに固定故障が発生した場合に
は、故障したタグ１０のウェイのみを切り離すが、第２
タグ１２及びバッファストレージＢＳのアレイ部の該当
するウェイは切り離さない。

即ち、タグ１０の故障発生ウェイはヒット検出の対象と
しないが、第２タグ１２の故障ウェイに対応するウェイ
はヒット検出の対象として維持し、同じく対応するバッ
ファストレージＢＳのアレイ部は通常通り使用可能とす
る。

このようなタグ１０の固定故障に対する故障対応処理を
行なった後にＣＰＵからバッファストレージのアクセス
を受けると、同様に要求アドレスをアドレスレジスタ１
４に格納してタグ１０を参照する。このタグ１０の参照
により比較部１６でヒットが検出されれば、対応するバ
ッファストレージＢＳのウェイのデータを使用するが、
もしヒットが検出されなくてもタグ１６の固定故障によ
り切り離されたウェイに対応するバッファストレージの
ウェイに要求されたデータが存在する可能性があるため
、タグ１０のミスヒットに対し更に第２タグ１２を参照
する。即ち、アドレスレジスタ１４のアドレスデータを
アドレスレジスタ１８に転送してアドレスビット２０〜
２６により第２タグ１２を参照する。この第２タグ１２
の参照により比較部２０でヒット検出が行なわれれば、
対応するバッファストレージＢＳのウェイのデータを使
用する。

もし第２タグ１２においてもヒット検出が行なわれなけ
れば、ここで初めてバッファストレージＢＳにデータが
存在していないものと判断し、主記憶装置ＭＳＵからバ
ッファストレージに要求アドレスのデータを取り込み、
更にタグ１０及び第２タグ１２に新たに取り込んだデー
タのアドレスを登録する。

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図である。

図中、 １０： １２： １４， １６， タグ（ＴＡＧ） 第２タグ（ＴＡＧ２） １８：アドレスレジスタ ２０：比較部 ［発明の効果］ 以上説明してきたように本発明によれば、バッファスト
レージのタグに固定故障が発生しても、タグの写しであ
る第２タグで代行することにより、バッファストレージ
を縮退させる必要がな《バッファストレージを備えた情
報処理装置の性能低下を防止することができる。

【図面の簡単な説明】

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置の一部の写しを内蔵するとバッファス
   トレージと、該バッファストレージに格納されたデータ
   のアドレス情報を格納したタグ（１０）の写しである第
   ２のタグ（１２）を備えた情報処理装置に於いて、 前記タグ（１０）の特定のウェイに固定故障が発生した
   場合に、該故障発生ウェイに対応する前記バッファスト
   レージ及び第２タグ（１２）のウェイ切離しを行なわず
   に該タグ（１０）の故障発生ウェイのみを切離し、バッ
   ファストレージのアクセス時に前記タグ（１０）におい
   てヒットが検出されなかった際には前記第２タグ（１２
   ）の参照によるヒット検出でバッファストレージの格納
   データを使用することを特徴とするバッファストレージ
   のタグ固定故障処理方式。