JPH02283186A - 符号ワードをパッキングおよびアンパッキングするための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明はディジタル・データの符号化および復号に関す
るものであり、更に詳しくは画像、特に医用画像を表わ
すときのこのようなデータに関するものである。

画像を表わすディジタル・データには通常、大量の冗長
度がある。このため、ＤＰＣＭ　（デルタパルス符号器
：Ｈ）　、ハフマン（ｔｌｕｆＴｍａｎ　）符号化、ラ
ン・レングス（ｒｕｎ　ｆｃｎｇｔｈ）符号化等の冗長
度低減用符号化手法が使用される。このような符号化手
法はもとのデータの冗長度に従って可変長の符号ワード
（ｃｏｄｅ　ｗｏｒｄ　）を作成するときに最も有効で
ある。可変長ワードは伝送のために記憶レジスタにパッ
キング（ｐａｃｋｉｎｇ　）すなわち詰めて格納しなけ
ればならない。データの損失がなければ、レジスタの長
さは生じ得る最も長い符号ワードに等しくなければなら
ない。しかし、その結果、最大長さより短い符号ワード
に対してはパッキングの効率が悪くなる。より短いレジ
スタを使えば、パッキングの効率は向上するが、データ
の損失も生じる。

したがって、本発明の目的はデータをパッキングする際
に損失がなくて効率の良い符号器、この符号器と一緒に
使用するための復号器、ならびにこの符号器および復号
器を使用する処理装置を提供することである。

発明の要約 本発明によれば、相次ぐサンプルを持つディジタル信号
を処理する装置が提供され、この装置は、ディジタル信
号の隣り合うサンプルの相関をなくすための相関除去手
段、相関除去されたサンプルを符号化して可変長符号ワ
ードにするための符号化手段、および間に間隙を生じる
ことな（可変長符号ワードを密にパッキングするための
パッキング手段を含む。

また、可変長の符号ワードから形成された一様な長さの
符号ワードを持つ、密にパッキングされて符号化され且
つ相関除去されたディジタル信号を処理する装置が提供
され、この装置は、上記ディジタル信号をアンパッキン
グ（ｕｎｐａｃｋｉｎｇ　）　して可変長の符号ワード
を形成するアンパッキング手段、可変長の上記符号ワー
ドを復号することにより復号された符号ワードを形成す
る復号手段、ならびに復号された符号ワードを相関させ
る相関手段を含む。

パッキングおよびアンパッキング手段は、選択可能なモ
ジュラス（ｍｏｄｕｌｕｓ　）論理回路および譲論理回
路に結合されるシフト・モジュラスを決定する手段で構
成することができる。

詳しい説明 第１図は本発明による符号化装置の一実施例を示す。第
１図には、二次ＤＰＣＭ（デルタパルス符号変調）符号
器１００のような、隣り合うサンプルの相関をなくすた
めの相関除去手段か示されている。この二次ＤＰＣＭ符
号器１００は、典型的には４．１メガビット／秒の速度
で、ディジタル・カメラまたはメモリからのビデオ信号
を表わす画素のようなディジタル信号を受けるための１
６ビツト入力端子１０２を有する。他の次数のＤＰＣＭ
符号器を使うことも可能である。入力信号はクロック作
動シフト・レジスタのような１６ビツトの１ライン遅延
回路１０４および１画素期間遅延回路１０６に印加され
る。遅延回路１０４および１０６からの１６ビツト出力
信号は１６ビツト加算器１０８に印加される。加算器１
０８の出力信号は入力信号の和を２で割ったものである
。

この割算は加算器１０８の出力のハード配線による１ビ
ツト右へのシフトによって行なうことができる。したが
って、上記出力信号は現在の画素の推定値であり、１６
ビツトの減算器１１０の減算（−）入力に印加される。

減算器の加算（＋）入力は遅延回路１０６からの１画素
遅延した信号を受ける。２つの１６ビツト数の相互の差
は１７ビツトの数になり得るので、減算器１１０は１７
ビツトの出力差信号を持つ。この出力差信号はＤＰＣＭ
符号器１００からのＤＰＣＭ符号化出力信号である。更
に、差がゼロであれば、減算器１１０は１ビツト線１１
１にゼロ・フラグを供給する。

ＤＰＣＭ符号器１００の出力信号はラン・レングスおよ
びハフマン符号化回路１１２に印加される。詳しく説明
すると、ゼロ・フラグ信号はゼロ・ラン・レングス・カ
ウンタ１１４に印加される。

ゼロ・ラン・レングス・カウンタ１１４は値がゼロの１
２８個の連続した画素まで計数することができ、この計
数値をＲＯＭ探索テーブルのようなハフマン符号器１１
６に供給する。ゼロ・フラグが存在すると、パッキング
回路１３６（後で説明する）の動作が停止し、この作用
はゼロでない画素値が発生してフラグが消えるまで続く
。また、１２８から＋１２７まで（８個の上位ビット（
ＭＳＢ）がゼロの場合）の画素値を表わす、ＤＰＣＭ符
号器１００の出力信号の７個の下位ビット（Ｌ　Ｓ　Ｂ
）ビットおよびサイン（正負の符号）ビットが、ハフマ
ン符号器１１６に与えられる。

これが行なわれるのはＤＰＣＭ符号化の後の最も起りや
すい画素値がゼロに近く、したがってこれらの画素値を
符号化することによりデータを退避（５ａｖｅ）するこ
とができるからである。１５ビツト線１１８上のハフマ
ン符号器１１６の出力信号は３乃至１５ビツトの可変長
の符号ワードであり、（与えられた用途に対して統計的
解析によって定められた）最も生じやすい画素値に最短
の長さが与えられる。一方、線１２０上のハフマン符号
器１１６の出力信号は線１１８の符号ワードの長さを表
わす４ビツトのワードである。符号ワードは「プレフィ
ックス（ｐｒｅｒｌｘ）特性」を有する。すなわち、短
い符号ワードがより長い符号ワードを開始させることは
ない。減算器１１０からの上位８ビツトがゼロでない場
合には、ハフマン符号器１１６はなお符号化を行なうが
、その出力は選択されない（後で説明する）。線１１８
および１２０の信号は選択回路１２２に印加される。

１７ビツトＤＦ’ＣＭ符号器１００の出力信号はレジス
タのようなプレフィックス加算器回路１２４に印加され
る。プレフィックス加算器回路１２４は１７ビツトのＤ
ＰＣＭ出力信号と５ビツトのプレフィックスとの合計の
２２ビツトを線１２６に送出する。プレフィックスは、
ラン・レングスおよび／またはハフマン符号化値よりも
むしろ実際の画素値が選択回路１２２に供給されている
ことを示す。更に、回路１２４は線１２６のデータの長
さ（２２ビツト）を示す４ビツトの信号を線１２８に供
給する。

最後に、減算器１１０からの１７ビツトの差信号は比較
器１３０にも印加される。比較器１３０は差信号の値が
−１２８から＋１２７までの選択された範囲にあるかど
うかを判定する。範囲内にあれば、選択回路１２２のデ
ータ出力線１３２を入力線１１８に接続させると共に、
符号長出力線１３４を入力線１２０に接続させるように
制御する信号が選択回路１２２に送られる。差信号が上
記の選択された範囲の外側にあれば、選択回路１２２の
出力線１３２が線１・２６に接続されると共に、出力線
１３４が線１２８に接続される。

パッキング回路１３６では、線１３２の可変長データが
一対の時間多重化された１６ビツトの「バレル（ｂａｒ
ｒｅｌ）シフタ」、たとえば米国カリフォルニア州すニ
ーヴエイルのロジック・デバイセズ社（Ｌｏｇｉｃ　Ｄ
ｅｖｉｅｅｓ、Ｉｎｃ、）が製造した型名ＬＳＨ３２の
ような３２ビツトの選択可能なモジューロ論理回路１３
８に印加される。線１３４のコード長情報は５ビツトの
アキュムレータ１４０のようなモジュラス決定手段に印
加される。したがって、５ビツトのアキュムレータ１４
０は３２ビツトまでの長さを累積した後、再びゼロから
累積を行うことができる。

アキュムレータ１４０は最初０になっており、線１３２
のデータに対して１画素期間遅れてクロック動作する。

アキュムレータ１４０の動作の一例として、符号長３．
　５．　７および２２が相次いで線１３４の上にあるも
のとする。この場合、アキュムレータ１４０はシフタ１
３８のモジュラス又はシフト制御入力１４１に０．　３
．　８．　１５および５のシフトを与えることにより、
ｔｌ１３２のデータをシフタ１３８に密に、すなわち間
隙なしにパッキングする。データは各クロックサイクル
ごとにシフタ１３８から読み出され、３２ビツトのオア
φゲート１４４（これは２個の時間多重化された１６ビ
ツトのオア・ゲートとして構成することができる）の第
１の入力１４２に印加される。

ゲート１４４の出力は３２ビツトのレジスタ１４６のよ
うな固定長記憶手段に印加される（レジスタ１４６は１
６ビツトのパーソナル・コンピュータ・バスと適合する
ように２個の時間多重化された１６ビツトのレジスタと
して構成することができる）。復号器１４８はアキュム
レータ１４０の計数値がＯになったとき（これは３２（
またはレジスタ１４６として２個の１６ビツトのレジス
タを使用する場合は１６）の計数値に対応する）を判定
して、レジスタ１４６の読出し入力１５０に信号を供給
する。レジスタ１４６から送出される圧縮されたデータ
・ワードの１６ビツトの時間多重化された出力信号が、
伝送のために１６ビツトの出力端子１５２に得られる。

時間多重化された出力信号と同じ信号である３２ビツト
の出力信号がゲート１４４の第２の入力１５４に帰還さ
れる。

これにより、１６ビツトのレジスタのうちの１つ（図示
されていない）が読み出されるまで書き込まれない記憶
位置のレジスタ１４６のデータが失なわれることが防止
される。出力端子１５２の信号は通常、記録のためにメ
モリ（図示されていない）に供給される。

以上から、可変長符号ワードを使用するとともにそれら
を密にパッキングすることにより、データが失なわれる
ことのない高効率のシステムが得られることがわかる。

第２図は本発明による復号装置の一実施例を示す。この
図には、圧縮されたデータ・ワード信号を記録メモリか
ら受けるための１６ビツトの入力端子２０２を持つアン
パッキング回路２３６が示されている。この圧縮された
データーワード信号がレジスタ２４６に印加される。レ
ジスタ２４６は、３２ビツトの出力信号を供給する個の
時間多重化された１６ビツトのレジスタとして構成する
ことができる。レジスタ２４６の３２ビツトの出力信号
は選択可能なモジューロ論理回路すなわち３２ビツトの
バレル争シフタ２３８に印加される。

バレル・シフタ２３８はアキュムレータ２４０からの５
ビツトのモジュラス制御信号も受ける。アキュムレータ
２４０はシフタ２３８の中の画素に比べて１画素期間遅
れてクロック動作する。２２ビツトのアンパッキングさ
れた信号（すなわち各クロックサイクルに対して１符号
ワードが存在する）がこのときシフタ２３８の出力に存
在し、これはアンパッキング回路の出力信号でもある。

３乃至１５ビツトの可変長符号ワードが、１１フマンお
よびラン・レングス復号回路２１２中の、ＲＯＭ探索テ
ーブルのようなハフマン復号器２１６に印加される。こ
の信号はシフタ２３８の２２ビツトの出力信号のうちの
上位１５ビツトから得られる。復号器２１６は１５ビツ
トの入力信号をアドレスとして使用する。符号ワードの
スタートは常にアドレスのＭＳＢ（最上位ビット）とそ
ろえられる。全部で２２ビツトの信号のうち下位１７ビ
ツトは選択回路２２２に印加される。Ｉ＼フマン復号器
２１６はデータの長さも復号して、４ビツトの符号長信
号をアキュムレータ２４０に与える。これが可能である
のは各符号ワードがプレフィックス特性および予め定め
られた一義的に対応する長さをそなえているからである
。復号器２１６はゼロ・ラン・レングス信号、７％フマ
ン符号化された非ゼロ信号、または実際のＤＰＣＭ信号
を受信しているか判定し、この情報を２ビツトのフラグ
信号として組合わせ論理回路のような制御回路２３０に
供給する。復号器２１６はまた７ビ・ットのゼロ・ラン
計数長信号をラン争レングス・カウンタ２１４に供給す
る。ラン・レングス・カウンタ２１４は相次ぐゼロの１
ビット信号を制御回路２３０に与える。最後に、復号器
２１６は８ビツトのハフマン復号された信号をサイン伸
長器２６２に供給する。サイン伸長器２６２はその入力
信号のサイン・ビットを先頭９ビツトにわたって伸長す
ることにより、１７ビツトの信号を選択回路２２２に供
給する。選択回路２２２はまた接地された１７ビツトの
入力２０３を有する。制御回路２３０は選択回路２２２
の出力を、ゼロを受信したときは接地入力２０３に接続
し、符号化されていない信号を受信したときには中間入
力に接続し、ゼロでないハフマン符号化された信号を受
信したときには上の入力に接続する。選択回路２２２の
出力信号は復号回路２１２の出力信号である。

ゼロがカウンタ２１４により供給されているときは、ア
ンパッキング回路はクロック動作しない。

上記の出力信号は逆二次ＤＰＣＭループ２００のような
相関手段に、詳しくはその中の加算器２６０の第１の入
力に印加される。加算器２６０の出力信号は１６ビツト
出力端子２５２．１水平ラインの遅延線２０４の入力、
および加算器２０８の第１の入力に与えられる。遅延線
２０４の出力信号は加算器２０８の第２の入力に印加さ
れる。

加算器２０８の出力信号はハード配線による１つ右への
シフトを用いることによって２で除算され、したがって
選択回路２２２からの画素値の補正信号となる。この出
力信号は加算器２６０の第２の入力に印加される。加算
器２６０の出力信号は第１図の入力端子１０２に於ける
元の画素の実際の値である。

【図面の簡単な説明】

第１図は本発明による符号化装置の一実施例のブロック
図である。第２図は本発明による復号装置の一実施例の
ブロック図である。 ［主な符号の説明］ １００・・・二次ＤＰＣＭ符号器（相関除去手段）１１
２・・・ラン・レングスおよびハフマン符号化回路、 １３６・・・パッキング回路、 ２００・・・逆二次ＤＰＣＭループ（相関手段）、２１
２・・・ハフマンおよびラン・レングス復号回路、 ２３６・・・アンパッキング回路。

Claims (1)

1. 【特許請求の範囲】 １、相次いで生じる可変長の符号ワードをパッキングす
   る装置であって、 符号ワードを受信する入力手段、モジュラスを選択する
   制御入力手段、および出力手段を持つ選択可能なモジュ
   ーロ論理回路、 符号ワードの長さを表わす情報を受信する入力手段およ
   び上記制御入力に結合された出力手段を持つ、上記論理
   回路のシフト・モジュラスを決定する手段、 上記論理回路の出力手段に結合された第１の入力、第２
   の入力、および出力を持つオア・ゲート、ならびに 上記オア・ゲートの第２の入力に結合された出力手段を
   持ち、密にパッキングされたデータを供給する固定長記
   憶手段、 を含むことを特徴とする装置。 ２、上記選択可能なモジューロ論理回路がバレル・シク
   タで構成されている請求項１記載の装置。 ３、上記決定手段がアキュムレータで構成されている請
   求項１記載の装置。 ４、上記記憶手段がレジスタで構成されている請求項１
   記載の装置。 ５、上記記憶手段が読出し入力を持ち、該読出し入力が
   復号器を介して上記決定手段に結合されている請求項１
   記載の装置。 ６、相次ぐサンプルを有するディジタル信号を処理する
   装置であって、 ディジタル信号の隣り合うサンプルの相関をなくすため
   の相関除去手段、 相関をなくしたサンプルを符号化して可変長符号ワード
   とする符号化手段、ならびに 間に間隙を生じないように可変長符号ワードを密に詰め
   てパッキングするパッキング手段、を含むことを特徴と
   する装置。 ７、上記相関除去手段がＤＰＣＭ符号器で構成されてい
   る請求項６記載の装置。 ８、上記ＤＰＣＭ符号器が二次ＤＰＣＭ符号器である請
   求項７記載の装置。 ９、上記符号化手段がラン・レングスおよびハフマン符
   号器である請求項６記載の装置。 １０、可変長の符号ワードから形成された一様な長さの
   相次いで生じる符号ワードをアンパッキングする装置で
   あって、 上記の一様な長さの符号ワードを受信する入力手段、シ
   フト・モジュラスを選択する制御入力手段、および可変
   長符号ワードを供給する出力手段を持つ選択可能なモジ
   ューロ論理回路、 上記論理回路の出力手段に結合された入力、および可変
   長を表わす信号を供給する出力手段を持つ復号器、なら
   びに 上記復号器の出力手段に結合された入力、および上記制
   御入力手段に結合された出力を持ち、上記論理回路のモ
   ジュラスを決定する手段、 を含むことを特徴とする装置。 １１、上記選択可能なモジューロ論理回路がバレル・シ
   フタで構成されている請求項１０記載の装置。 １２、上記決定手段がアキュムレータで構成されている
   請求項１０記載の装置。 １３、可変長の符号ワードから形成された一様な長さの
   符号ワードを有する密にパッキングされて符号化され且
   つ相関をなくしたディジタル信号を処理する装置であっ
   て、 上記ディジタル信号をアンパックキングして可変長の符
   号ワードを形成するアンパッキング手段、上記可変長の
   符号ワードを復号して復号化された符号コードを形成す
   る符号手段、ならびに上記の復号された符号ワードを相
   関させる相関手段、 を含むことを特徴とする装置。 １４、上記相関手段が逆ＤＰＣＭ復号器である請求項１
   ３記載の装置。 １５、上記逆ＤＰＣＭ復号器が二次逆ＤＰＣＭ復号器で
   ある請求項１４記載の装置。 １６、上記復号手段がハフマンおよびラン・レングス復
   号器で構成されている請求項１３記載の装置。