JPH022767A - パケット交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はパケット交換装置、そのための入力装置、及び
そのための出力装置に関するものである。

［従来の技術Ｊ この種のパケット交換装置は、例えば文献（Ａ、Ｔｈｏ
ｍａｓ　、　Ｊ、Ｐ、Ｃｏｕｄｒｅｕｓｅ　、　Ｍ、５
ｃｒｖｅｌ、　　“非同期時間分割技術：実験パケット
回路網集積ビデオ通信”　　Ｉｓｓ　　’８４　　Ｆｌ
ｏｒｅｎｃｅ、　１９８４年５月７−１１日、第３２ｃ
回、論文２．１乃至７頁（Ｉ　Ｓ　Ｓ　＝　Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　ＳｗｉＬｂｉｎｇ　Ｓｙｍｐｏｓｉ
ｕｍ）から知られている。

任意の量のメツセージは好ましくは実際の回路上を等し
い長さのパケットの形式で伝送される。

現在、決定的な量のメツセージが同じ方法でその他のメ
ツセージと共に伝送されることが推７１１＋１される。

パケット交換装置において、同じ線上で発送されるよう
に意図された１以上のパケットが異なる線上に同時に到
達することが発生するがもじれない。それ故、バッファ
が設けられ、直ぐに発送されることのできないパケット
が待機できなければならない。このため必要とされる蓄
積口は、パケットの長さに依存する上に、特に入力ライ
ンの数、トラフィックの種類、および必要とされる伝送
の品質に依存する。従来技術のパケット交換装置におい
て、交換回路網における全チップの約８０９６の領域が
これらのバッファのため使用される。

［発明の解決すべき課題］ 本発明の目的は明らかに少ない蓄積空間しか必要としな
いので同等の交信容量を持つパケット交換装置を提供す
ることである。

［課題解決のための手段および作用〕 この目的は複数の入力、複数の出力、および交換回路網
を含むパケット交換装置において、入力装置が各入力と
交換回路網との間に設けられ、また出力装置が交換回路
網と各出力との間に設けられており、入力装置が各パケ
ットを複数のサブバケツ！・へ分割し、予め決められた
パターンに従って長時１８１（例えば７０パケットの長
さ）にわたってその他のパケットと共に前記サブパケッ
トを分配し、共に属するサブパケットが別々に交換回路
網によって伝送され、出力装置が予め決められたパター
ンに基づいてパケット内へ共に属するサブパケットを再
び組合わせるパケット交換装置によって達成される。そ
のための入力および出力装置は請求項３および５に記載
されている。本発明の更にａ利な観点はその他の請求項
に請求されている。

パケットのサブパケットへの分割は実効的に短い“パケ
ット“を生成し、メモリ要求の対応する減少を生じる。

しかしながら、第１のサブパケットだけがパス情報を含
むので、相関する、従って一緒に属するサブパケットの
等しい処理が異なる方法で確実にされなければならない
。パケットに通常行われているように任意の点でデータ
流へ挿入される代わりに、個々のサブパケットは予め決
められたパターンに従って互いに、好ましくは等しい間
隔で後続する。パケットを効果的に短くするため、−緒
に属するサブパケットは直接的に互いに後続するのでは
なく、他のパケットのサブパケットと交互でなければな
らない。

好ましくは固定された数のパケットがこのようにして交
換装置内でフレームへ結合され、全パケットは等しい長
さのサブパケットへ分割され、サブフレームへ分配され
る。交換は同期時分割多重方式を使用してサブフレーム
に基づいて行われる。

交換回路網において必要とされる蓄積空間はフレーム：
サブフレームの比率において減少される。

使用されたメモリは主として同期ＴＤＭ交換のため必要
とされるものである。付加的な蓄積容量は、入力に付加
的な空のパケットを挿入し、交換装置中のクロック速度
を増加することによって与えられる。

別の文献（”Ｄｅｒ　Ｆｅｒｎｍｅｌｄｅ　＝　　ｌｎ
ｇｅｎｊｅｕｒ第４１巻、Ｎｏ、９．１９８７年９月、
特に８および９頁の項目３．４、およびＮｏ、１０．１
９８７年１０月）に記載されているパケット交換システ
ムは、情報が固定された数のパケットを含むフレームの
形式で伝送される。このような外部的に予め決められた
フレーム構造は交換装置中に有利に取入れられる。付加
的な過程を得ることなく、その本質的な利点を伴う回路
交換（遅延ジッタおよび損失のない）はそれからパケッ
トがフレーム中で定期的に再発するメツセージを提供さ
れる。

はとんどのメツセージのため、個々のパケットが固定さ
れたシーケンスにおいて発生しないので、非同期伝送モ
ード（ＡＴＭ）が得られる。個々のパケットは“ＡＴＭ
セル”と呼ばれる。パケットが定期的に再発生するメツ
セージのため、同期伝送モード（ＳＴＭ）が得られる。

個々のパケットは“ＳＴＭセル°と呼ばれる。同期伝送
モードと関連して、“回路交換”　　（ＣＳ）および“
ＣＳパケット”のような用語が使用される。非同期伝送
モードと関連して、“パケット交換”　（Ｐ　Ｓ）、“
ＰＳパケット”非同期時分割“　（ＡＴＤ）、および“
迅速パケット交換”が使用される。結合は“ハイブリッ
ド”と呼ばれる。

本発明は主として中央に配置された交換装置−以下の実
施例もまた中央交換装置を現わす−へ与えられる用語を
使用して説明されるけれども、それはリングシステムの
ような分散された交換システムに等しく適用可能である
。前記文献（“ＤｃｒＦｃｒｔｖｃｌｄｃ　−１ｎｇａ
ｎｌａｕｒ″）が参照されるが、そこでは４．１．２で
のバスおよびリングシステムは４での交換装置に属し、
また文献ＥＰ−Ａ２−０１２５７４４、“閉鎖ループ　
テレ通信システム″が参照されるが、それは１梨数のパ
ケットを含む完“金なフレームが全ての時間で循環し、
シフトレジスタまたはその他のメモリを必要とする。

［実施例］ 本発明を添付図面を参照して説明する。

第１図において示されるように、本発明に従った交換装
置は、他の交換装置と同様に、複数の入力Ｅ、ＩＶ数の
出力Ａ１および交換回路網２０を具備する。本発明によ
ると、入力装置１０は各入力Ｅと交換回路網２０との間
に挿入され、出力装置３０は交換回路網２０と各出力Ａ
との間に挿入される。

第２図は更に詳細に第１図の入力装置ＩＯを示す。

それはシンクロナイザＩＬ直列−並列変換器１２、ラベ
ルトランスレータ１３、入力選別器１４、並列直列変換
器１５を含む。

シンクロナイザ１１は入力データ流に含まれるクロック
、特にピットクロックと、入力パケットの始まりを認知
する。外部データ流が既にフレームクロックを含むなら
、フレーム構造が取入れられる。さもなければ、固定さ
れた数、例えば７０個のパケットがフレームへ結合され
る。外部フレームクロックが存在するなら、内部フレー
ムクロックはそれとは異なってもよい。しかしながら、
個々のメツセージのための同期伝送モードがいつも保証
されるわけではない。

直列−並列変換器１２はオクテツト（ｏｃｔｅｔ　）毎
の、即ち８ビツトの群のデータ流を・１に列データ流へ
変換する。シンクロナイザ１１による必要な同期は第２
図には示されていない。

レベルトランスレータ１３は個々のパケットのフォーマ
ットを変える。各パケットは情報部分（“ペイロード″
）および先行ラベル（ヘッダ）から成る。このラベルは
次の交換のための情報の一部である。それ故、入力ラベ
ルは出力ラベルによって最初に取り代えられる。このた
め、出力ラベルは、優先情報（例えばＡＴＶ、ＳＴＭ）
　、パス情報、および内部重要性における情報（例えば
制御パケット、空のパケット）を含む内部ラベルを付加
される。また、少なくともＡＴＭパケットの場合、パケ
ットの終端を示すラベルが加えられる。付加された情報
のため、レベルトランスレータ１３中のピットクロツタ
が増加される。それ故、内部クロックと外部クロックと
の間の位相変化はレベルトランスレータにおいて補償さ
れる。その点でパケット反復速度（パケットクロック）
を増加することもまた容易に可能である。これを行なう
ため、空のパケットが加えられ、付加的バッファ同様交
換回路網２０中で動作する。

入力選別器１４はレベルトランスレータ１３から、一方
で、内部フォーマット中のパケットを、他方でパケット
クロックおよびそこから得られたクロック（オクテツト
クロック、ピットクロック）を受信する。各パケットは
予め決められた数の等しい長さのサブパケットへ分割さ
れる。異なるパケットのサブパケットは各パケットのサ
ブパケットを含むサブフレームを形成するように再び選
別され、共に属するサブパケットは等しい間隔に離して
置かれる。例えば、各々４０オクテツトを含む７０個の
パケットがフレームへ結合され各オクテツトが１サブパ
ケットを形成するなら、７０個のサブパケットは再選別
処理の後ｌサブフレームを形成し、各オクテツトは異な
るパケットに属する。

各パケットのため、回路交換されたコール（ｃａｌｌ）
に対してと同様に、第１のサブパケットはパスを交換回
路網２０を経て設置し、他のサブパケットが後続する。

この接続はパケットの最終サブパケットと解除される。

１サブパケットが全交換回路網を経るパス情報のため十
分ではないなら、この接続は段毎に設置されなければな
らない。

実際の回路を設置するため、連続して入力するパケット
によって得られるパスは通常の方法において接続設置位
相において明確に示される。これは例えばラベルトラン
スレータにおいて例えばリンクの始めあるいは終端にテ
ーブルを設置することによってなされ、各入力ラベルは
出力ラベルを割当てられる。この方法において、具体的
な物理的パスが決定されるが、伝送の瞬間は決定されな
い。本発明に従ったパケット交換装置において、特定の
タイムスロットが予め決められたパス中の各パケットの
個々のサブパケットについて決定される。

ＳＴＭ接続が設置されるなら、固定されたタイムスロッ
トは予め決められたパス上にそれらのため予約される。

この予約はパケットの終端のラベルを最終サブパケット
へ加えないことによって行われる。

入力選別器Ｉ４に後続する並列−直列変換器１５は個々
のオクテツトを直列パケット流へ変換し直す。

第３図に示されるように、出力装置３０は構造において
入力装置に対応する。それらは各々直列−並列変換器３
１．出力選別器３２．パケットーフォーマット変換器３
３、および並列−直列変換器３４から成る。

出力選別器３２は、パケットに属するサブパケットが最
結合されるような方法でサブパケットを再び選別する。

パケット−フォーマット変換器３３は内部ラベルおよび
パケットの終端ラベルを除去する。もし空のパケットが
入力装置３０において挿入されるなら、同数のパケット
が除去されなければならない。

最も簡単に考えられる場合において、全てのフレームお
よびサブフレームは交換装置の各段において同期してお
り、フレームの第１のサブフレームは全パケットの開始
を含む。全交換回路網２０において同時に発生する第１
のサブフレームに伴って、タイムスロットは永久的に、
予め決められたバス上で、この第１のサブフレームおよ
び同じフレームに属する全サブフレームへ割当てられ、
こノ割当てはＳＴＭ接続については予め決められている
が、ＡＴＭ接続については自由である。最終サブフレー
ムの発生において、全タイムスロット割当てがキャンセ
ルされる。全ＳＴＭ接続について同じタイムスロット割
当てを保証する最も簡単な方法はこの割当てをパケット
の端部でキャンセルすることではなく、それはパケット
の端部のラベルを加えないことによって達成される。

この簡単な場合は交換装置を経る全バスが同じ長さであ
ることを推定し、そのため異なる交換回路網構造は可能
ではない。しかしながら、もしパケットの始まりおよび
終端がデータ流から認知可能であることが確実にされる
なら、それらは時間の位置によって付加的に認知可能で
ある必要はない。フレームはもはや同期である必要はな
い。極端な場合、別々のフレームが入力Ｅの１に到達す
る各パケットのため形成されることができる。

各入力Ｅのため、従って各入力装置１０のためフレーム
およびサブフレーム構造を形成することは好ましいが、
入力装置ｌＯを互いに同期することは好ましくはない。

この場合について、入力選別器１４の好ましい実施例が
第４図によって説明される。

この入力選別器１４はフレームメモリ１４１を使用する
が、それは１フレームを正確に必要とされるよりも多く
の位置を要求せず、再選別はそれにもかかわらず必要な
方法でフレーム中で行われる。

入力選別器１４はフレームメモリ１４１およびアドレス
装置を本質的に含むが、このアドレス装置は全加算器１
４２、レジスタ１４３、読取り専用メモリ１４４、カウ
ンタ１４５．６入力アンドゲート１４６、メモリ１４７
、および付加的ゲート１４８ａ、　１４８ｂ。

１４８ｃ、および１４９を含む。

アドレス装置はパケットの１１１列流をサブパケットを
含む同期ＴＤＭサブクレームへ変化させる。

ｎパケット毎にフレームを形成する。フレームメモリ１
４１はそれぞれ１つが各サブパケットに対応するｎｘｍ
ワードを含み、ここではｍはパケット当りのサブパケッ
トの数である。フレームメモリ１４１は結果的に０乃至
（ｎ×ｍ−−１）の番号を付けられる。各ＴＤＭサブフ
レームはフレームの各パケットのサブパケットを含む。

サブフレーム中のサブパケットの順番はフレーム中のパ
ケットの順番に等しい。例えば第１のサブフレームは従
って全パケットの第１のサブパケットを含み、第２のサ
ブフレームは全パケットの第２のサブパケットを含む、
等々である。サブパケットは一時にフレームメモリ１４
１から読み出され、その後直ぐに新しいサブパケットが
空けられた位置へ書込まれる。

サブパケットが読み出しの順番と異なる順番でフレーム
メモリ１４１へ書込まれるので、それらはフレームメモ
リにおいて混ぜられる。この・スフラブルは循環的であ
り、アドレス装置によって実施される数学的関数によっ
て記述される。各フレーム中で、フレームメモリ１４１
のアドレスは異なるステップ値ＳＫによってトラバース
されなければならす、それは、 Ｓ　Ｋ　−（ｍ　Ｘ　Ｓ　Ｋ−１）モジュロ（ｎ×ｍ−
−１）および、 Ｓ、−１によって与えられる。

ステップ値Ｓにが１と異なるなら、フレームメモリは全
位置が一度アドレスされるまでＳＫ回トラバースされる
。アドレス範囲が超えられるとき、このアドレスはｎ×
ｍ−−１によって減少され、それはｎ×ｍ−−１の２の
補数を加えることによってなされる。ＳＫ番後にサイク
ルはフレームメモリ１４１の端部に到達する。それから
１フレームは完全に読み出され、次が完全に書き込まれ
る。

次のステップ値によって、１フレームか再び読み出され
、１フレームが書込まれる。

第４図は例ｎ−６およびｍ−３について入力選別器を構
成する１方法を示す。フレームメモリ１４１において、
位置０乃至１７がアドレスされなければならない。アド
レス１７で、フレームは完了され、次のフレームへ変化
することが必要とされ、従って次のステップ値へ変えら
れる。アドレス１７が超えられるなら、フレームメモリ
１４１は同じステップ値によって再びトラバースされな
ければならない。これに関して、アドレスはアドレス範
囲内へ戻るため最初に１７だけ減少される。

各アドレスはレジスタ１４３中に含まれる。それは５つ
のビットＡ・・・Ｅを含み、Ａは最も重要なビットを表
わし、Ｅは最も重要でないビットを表わす。全加算器１
４２は読取り専用メモリ１４４によって特定された現在
のステップ値をレジスタ１４３の内容へ加算する。加算
の結果は新しいアドレスとしてレジスタ１４３へ伝送さ
れる。レジスタ内への伝送はクロックＴによって始めら
れ、それはまた全加算器１４２にオアゲート１４９を介
して加算を実施させる。全加算器１４２はキャリーＦを
生じる。

６入力アンドゲート１４０はＡ−Ｅ−１およびＢ−Ｃ−
Ｄ−Ｆ−０でカウントｎ×ｍ−−１−１７を感知する。

カウンタ１４５はそのクロック入力Ｃｋを経て増加（イ
ンクレメント）される。カウンタ１４５のカウントは読
取り専用メモリ１４４をアドレスするため使用され、そ
のため各次のステップ値は新しくレジスタ１４３の定数
へ加算される。ステップ値はＳｋについて式によって決
定され、それから読取り専用メモリ１４４中に蓄積され
る。合計ｎ×ｍ−−１＝１７で、読取り専用メモリ１４
４の出力はオアゲート１４８ｃおよび読取り専用メモリ
のディスエーブル入力ＥＮを経て不能にされ、メモリ１
４７の出力はオアゲート１４８ｃおよびこのメモリのイ
ネーブル入力ＥＮによってイネーブルされる。

クロックＴによって始められた次の加算の間、メモリ１
４７中に含まれた１７の２の補数はそれ故レジスタ１４
３の内容へ加えられ、そのため後者は再びゼロ状態であ
る。

アドレスｎ×ｍ−−１−１７が超えられるとき、合計は
ｎ×ｍ−−１＝１７だけ減少されなければならないが、
ステップ値およびカウンタ１４５のカウントは維持され
なければならない。合計≧ｎ×ｍ−はオアゲート１４８
ａおよびアンドゲート１４８ｂによって感知される。そ
れはＢ＋Ｃ＋Ｄ＋Ｆ　（オアゲート１４８ａ）およびＡ
（アンドゲート１４８ｂ）が同時に１である場合である
。その場合、読取り専用メモリ１４４のディスエーブル
入力ＥＮおよびメモリ１４７のイネーブル入力ＥＮの状
態はオアゲート１４８ｃによって再び変えられ、そのた
めステップ値の代わりに、２の補数が全加算器１４２へ
加数として与えられる。更に、クロックＴに依存しない
加算は全加算器１４２においてオアゲート１４９によっ
て始められる。

フレーム配列が交換装置の各膜中に存在するなら、出力
装置３０中の出力選別器３２は入力選別器１４と同じ構
成である。ステップ値を計算することにおいて、しかし
ながら、ｎおよびｍは変換されなければならず、そのた
め ＳＫ　−（ｎ　Ｘ　５Ｋ−１）モジ！Ｏ（ｎ×ｍ−−１
）および Ｓｌ”−１ である。もし内部フレーム配列が存在しないなら、パケ
ットの始めと終わりはデータ流から認知可能でなければ
ならない。この目的のため適切な出力選別器３２の好ま
しい実施例は第５図によって説明される。この出力選別
器３２は（空のパケットが加算されていてもよい）２つ
のフレームのため必要とされるのと同じ数の位置を必要
とするメモリ３２１を含む。この例は７０個の４０オク
テツトパケットを含む外部フレームに基づいている。

出力選別器３２は本質的にメモリ３２１１制御パケット
出力装置３２４、およびアドレス装置を含むが、このア
ドレス装置は循環書込みカウンタ３２２、循環検索カウ
ンタ３２３ａ、パケットラベル検出器３２３ｂ。

重ね書き検出器３２３０％ＳＴＭアドレスラッチ３２５
ａ。

読み出しカウンタ３２５ｂ、書込みカウンタ３２５Ｃ％
ＡＴＭアドレスラッチ３２１１ｉａ、アドレス比較器３
２１３ｂ。

２つのカウンタ３２６Ｃと３２８ｄ、加算器３２７ａ、
ＳＴＭ検出２ｉ　３２７ｂ、空パケット挿入装置３２８
．２つのバッファ３２７Ｃと３２７ｄ、およびいくつか
のゲート３２６１’。

３２６ｅ、および３２７ｅを含む。

制御パケット出力装置３２４によって出力される制御パ
ケットは制御装置へ直接供給される。

アドレス装置は同期ＴＤＭサブフレームを直列パケット
流へ変換する。それはまたパケットフォーマットを直接
情報部分（ペイロード）および先行ラベルへ減少し、内
部パケットクロツタ、即ち交換回路網のパケットクロッ
クを外部パケットクロックへ変換する。ＳＴＭパケット
はコール期間にわたってフレーム中の同じ位置を占める
ような方法でメモリ３２１から読み出される。

書込みカウンタ３２２は内部サブパケットクロックによ
ってクロックされ、循環的にメモリ３２１の全ての位置
をアドレスし、それらの位置に交換回路網から入力する
サブパケットが書込まれる。検索カウンタ３２３ａは書
込みカウンタ３２２と同じクロックによってクロックさ
れ、書込みカウンタ３２２ニ関シて１フレ一ム期間の遅
延を伴ってメモリ３２１の位置をアドレスする。メモリ
３２１は検索カウンタ３２３ａによってアドレスされた
サブパケットをパケットラベル検出器３２３ｂへ伝送す
る。パケットラベル検出器３２３ｂは、アドレスされた
サブパケットがパケットの第１のサブパケットであるか
否かを決定し、もしそうであるなら、パケットがＡＴＭ
か、ＳＴＭかあるいは制御パケットであるかを決定する
。検索カウンタ３２３ａのアドレスはまたＡＴＭアドレ
スラッチ３２６ａ、　　Ｓ　Ｔ　Ｍアドレスラッチ３２
５ａ、および制御パケット出力装置３２４へ伝送される
。パケットラベル検出器３２３ｂがパケットの第１のサ
ブパケットを検出したなら、それは書込み信号を適切な
装置（３２４、３２５ａ、　３２６ａ）へ送信し、それ
からアドレスを検索カウンタ３２３ａから受信する。

書込みカウンタ３２５ｃは内部サブパケットクロックに
よってクロックされ、循環的に０乃至６９（十付加的空
パケット数）のアドレスによってＳＴＭアドレスラッチ
３２５　ａ’をアドレスする。もしパケットラベル検出
５３２３ｂが５１Ｍコールを検出したなら、それは書込
み信号を５７Ｍアドレスラッチ３２５ａへ供給し、検索
カウンタ３２３ａからのアドレスを書込みカウンタ３２
５ｃによってアドレスされた位置で蓄積する。出力選別
器３２前の最終交換回路網段がサブフレームの第１の７
０のオクテツト中へ８７Ｍサブパケットを配置するとい
う状況において、５１Ｍコールのパケットは常にフレム
の同じ位置にあることが保証される。これはＳＴＭアド
レスラッチ３２５ａ中のＳＴＭアドレスエントリーの、
フレーム中のパケット上への投影として考えられる。

読み出しカウンタ３２５ｂは外部パケットクロックによ
ってクロックされ、循環的に読出しアドレス０乃至６９
によって５７Ｍアドレスラッチ３２５ａをアドレスする
。読み出しカウンタ３２５ｂによってアドレスされたＳ
ＴＭアドレスラッチ内容はＳ　Ｔ　Ｍ検出Ｗ３２７ｂへ
伝送され、５７Ｍアドレスラッチ３２５ａにおいて０ヘ
リセツトされる。ＳＴＭ検出器３２７ｂは入力値が０よ
り大きいか否かを決定する。

もし値が０より大きいなら、ＳＴＭ検出器３２７ｂはバ
ッファ３２７ｄを不能にし、論理０をアンドゲート３２
７ｅおよびオアゲー）　３２６ｅへ供給する。バッファ
３２７ｃは５ＴＩＶＩ出器３２７ｂからアドレスを受信
し、それを加算器３２７ａへ送る。加算器３２７ａはオ
フセット値をアドレスへ加算する。結果として加算器出
力でのアドレスはメモリ３２１中のラベルの第１のサブ
パケットを示す。加算器３２７ａはそれへ供給される外
部サブパケットクロックを宵し、連続的にこのクロック
速度で値７０（＋付加的なダミーパケット）を加算する
。加算器３２７ａはパケットの最終サブパケットをアド
レスするとき、新しいアドレスはこれがアンドゲート３
２７ｅによって抑制されない限りその入力へ与えられる
。

装置３２６ａ乃至３２６ｒは共に修正されたＦＩＦＯメ
モリを形成する。ＡＴＭアドレスラッチ３２６ａは（書
込み）カウンタ３２６ｃおよび（読み出し）カウンタ３
２６ｄによってアドレスされる。パケットラベル検出器
３２３ｂからＡＴＭアドレスラッチ３２６ａへの書き込
み信号は探索カウンタ３２３ａによって使用されるアド
レスをカウンタ３２６ｃによってアドレスされた位置へ
書込ませる。カウンタ３２６ｃは書込み信号によってパ
ケットラベル検出器３２３ｂから増加され、循環的にＡ
ＴＭアドレスラッチ３２６ａの（例えば２×７８の）位
置をアドレスする。カウンタ３２６ｄはオアゲート３２
６ｒによってクロックされる。

オアゲー）　３２６ｆの１入力は重ね書き検出器３２３
ｃへ接続される。後者は、新しいパケットとともにメモ
リ３２１中に含まれたＡＴＭパケットの重ね書きをフレ
ーム期間当りのパケットラベル検出器３２３ｂのＳＴＭ
およびＡＴＭ書込み信号の数から決定する。

比較器３２６ｂはカウンタ３２６ｄとカウンタ３２６Ｃ
のカウントを比較し、カウントが同じであるなら論理１
をオアゲート３２６ｃおよびアンドゲート３２７０へ供
給する。比較器３２６ｂは従ってＡＴＭパケットがＡＴ
Ｍアドレスラッチ３２６ａ内へ入ったか否かを示し、も
しカウントが同じであるなら読み出しカウンタ３２６ｄ
の増加を抑制する。もしＡＴＭアドレスラッチ３２６ａ
が空であり、ＳＴＭ検出器３２７ｂがＳＴＭパケットを
検出しないなら、この検出器は論理１をアンドゲート３
２７ｅへ供給し、そのため後者の出力は論理１へ進む。

加算器３２７ａは従って不能にされ、空パケット挿入装
置３２８は空パケットを出力する。

【図面の簡単な説明】

第１図は本発明に従った交換装置の簡単なブロック図で
ある。 第２因は第１図の交換装置のための入力装置のブロック
図である。 第３図は第１図の交換装置のだめの出力装置のブロック
図である。 第４図は第２図の入力装置のための入力選別器の詳細な
ブロック図である。 第５図は第３図の出力装置のだめの出力選別器の詳細な
ブロック図である。 １０・・・入力装置、１１・・シンクロナイザ、１２・
・・直列・１ト列変換器、１３・・・ラベルトランスレ
ータ、Ｉ４・・・入力選別器、１５・・・並列−直列変
換器、２０・・・交換回路網、３０・・・出力装置、３
１・・・直列−並列変換器、３２・・・出力選別器、３
３・・・パケット−フォーマット変換器、３４・・並列
−直列変換器、１４１・・・フレームメモリ、１４５・
・・カウンタ、１４６・・・６入力アンドゲート、１４
７　・・・メモリ、１４８　　１４９　・・・ゲート、
３２１・・・メモリ、３２２・・・循環書込みカウンタ
、３２３ａ・・・循環検索カウンタ、３２３ｂ・・・パ
ケットラベル検出器、３２３Ｃ・・・重ね書き検出器、
３２４．３２５ａ・・・ＳＴＭアドレスラッチ、３２５
ｂ・・・読み出しカウンタ、３２５ｃ・・・書込みカウ
ンタ、３２６ａ・・・Ａ　Ｔ　Ｍアドレスラッチ、３２
６ｂ・・・アドレス比較器、３２　Ｇ　ｃ　、　ｄ−−
−カウンタ、３２０ｆ、ｅ、３２７ｃｍ・ゲート、３２
７　ａ−加算器、３２．７ｂ−３Ｔ　Ｍ検出器、３２７
ｃ、ｄ−・・バッファ、３２８・・・空パケット挿入装
置。 出願人代理人　弁理士　鈴江武彦

Claims (7)

【特許請求の範囲】
1. （１）複数の入力、複数の出力、および交換回路網を含
   むパケット交換装置において、 入力装置が各入力と交換回路網との間に設けられ、また
   出力装置が交換回路網と各出力との間に設けられており
   、入力装置が各パケットを複数のサブパケットへ分割し
   、予め決められたパターンに従って長時間（例えば７０
   パケットの長さ）にわたってその他のパケットと共に前
   記サブパケットを分配し、共に属するサブパケットが別
   々に交換回路網によって伝送され、出力装置が予め決め
   られたパターンに基づいてパケット内へ共に属するサブ
   パケットを再び組合わせることを特徴とするパケット交
   換装置。
2. （２）入力装置が複数のパケットをフレーム内へ結合し
   、入力装置において、全パケットが等しい長さの複数の
   サブパケットへ分割され、サブパケットが同時に再選別
   されて各フレームが複数のサブフレームへ分割され、サ
   ブフレーム中のサブパケット数がフレーム中のパケット
   数と等しく、同じパケットに属するサブパケットが各サ
   ブフレーム中の同じ位置を占め、交換回路網を経る時分
   割多重チャンネルがパケットの第１のサブパケットによ
   って決定され、次のサブパケットが前記時分割多重チャ
   ンネルを使用し、出力装置においてパケットに属するサ
   ブパケットが再び組合わせられることを特徴とする請求
   項１記載のパケット交換装置。
3. （３）メモリおよびアドレス装置を具備する入力選別器
   を含み、アドレス装置の制御下で、各パケットが複数の
   サブパケット内へ分割されるような方法でメモリ内へ書
   込まれ、そこから読み出され、他のパケットのサブパケ
   ットと共に前記サブパケットが予め決められたパターン
   に従って長時間にわたって分配されることを特徴とする
   請求項１記載のパケット交換装置のための入力装置。
4. （４）アドレス装置が全加算器およびレジスタを含み、
   このレジスタは全加算器の出力へ接続され、その内容が
   アドレスとしてメモリへ伝送され、最初にサブパケット
   が前記アドレスによって特定されるメモリ中の位置から
   読み出され、その直後に、サブパケットが前記位置へ書
   込まれ、アドレスがそれから全加算器によって予め決め
   られたステップ値Ｓｋまで増加され、アドレス範囲を超
   えると、アドレス可能な位置の数まで減少され、アドレ
   ス範囲の最終アドレスに達するとき、ステップ値Ｓ＿Ｋ
   が以下の関係式に従って変えられ、 Ｓ＿Ｋ＝（ｍ×Ｓ＿Ｋ＿−＿１）モジュロ（ｎ×ｍ−１
   ）式中、 Ｓ＿ｌ＝１ ｎ＝パケットのサブパケットがパケットの期間へ分配さ
   れる期間の比率（例えば、ｎ＝７０）ｍ＝パケット当り
   のサブパケット数（例えば、ｍ＝４０） であることを特徴とする請求項３記載の入力装置。
5. （５）メモリおよびアドレス装置を具備する出力選別器
   を含み、アドレス装置の制御下で、共に属するサブパケ
   ットが予め決められたパターンに基づいてパケット内へ
   再び組合わせられるような方法でデータがメモリへ書込
   まれ、そこから読み出されることを特徴とする請求項１
   記載のパケット交換装置のための出力装置。
6. （６）アドレス装置が全加算器およびレジスタを含み、
   このレジスタは全加算器の出力へ接続され、その内容が
   アドレスとしてメモリへ伝送され、最初にサブパケット
   が前記アドレスによって特定されたメモリ中の位置から
   読み出され、その直後に、サブパケットが前記位置へ書
   込まれ、アドレスが全加算器によって予め決められたス
   テップ値まで増加され、アドレス範囲を超えるとアドレ
   ス可能な位置の数まで減少され、アドレス範囲の最終ア
   ドレスに達するときステップ値Ｓ＿Ｋが以下の関係式に
   従って変えられ、 Ｓ＿Ｋ＝（ｎ×Ｓ＿Ｋ＿−＿１）モジュール（ｎ×ｍ−
   １）式中、 Ｓ＿ｌ＝１ ｎ＝パケットのサブパケットがパケットの期間へ分配さ
   れる期間の比率（例えば、ｎ＝７０）ｍ＝パケット当り
   のサブパケット数（例えば、ｍ＝４０） であることを特徴とする請求項５記載の出力装置。
7. （７）アドレス装置がパケットの始めを検出するパケッ
   トラベル検出器を含み、サブパケットが予め決められた
   パターンに基づいてパケットへ再び組合わせられ、パケ
   ットラベル検出器によって検出されたパケットの始めで
   スタートすることを特徴とする請求項５記載の出力装置
   。