JPH02273849A - Ｉ／ｏアドレス設定方式 - Google Patents
Ｉ／ｏアドレス設定方式Info
- Publication number
- JPH02273849A JPH02273849A JP9660889A JP9660889A JPH02273849A JP H02273849 A JPH02273849 A JP H02273849A JP 9660889 A JP9660889 A JP 9660889A JP 9660889 A JP9660889 A JP 9660889A JP H02273849 A JPH02273849 A JP H02273849A
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- JP
- Japan
- Prior art keywords
- slot
- processor
- equal
- address
- bit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 7
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
Ｉ／Ｏアドレスを設定するＩ／Ｏアドレス設定方式に関
し、 プロセッサから見て同一スロット■Ｄを持つ複数のＩｌ
ｏの増設を可能にすることを目的とし、１／Ｏに予め割
り当てた１／ＯスロツトＩＤのうちの下位ビットが、プ
ロセッサから通知されたスロットＩＤに等しく、かつ残
りの上位ピントが通知された等しい回数に一致した時に
自！／Ｏが選択されたと判別し、プロセッサからのアク
セスに対応する処理を実行するように構成する。
し、 プロセッサから見て同一スロット■Ｄを持つ複数のＩｌ
ｏの増設を可能にすることを目的とし、１／Ｏに予め割
り当てた１／ＯスロツトＩＤのうちの下位ビットが、プ
ロセッサから通知されたスロットＩＤに等しく、かつ残
りの上位ピントが通知された等しい回数に一致した時に
自！／Ｏが選択されたと判別し、プロセッサからのアク
セスに対応する処理を実行するように構成する。
本発明は、Ｉ／Ｏアドレスを設定するＩ／Ｏアドレス設
定方式に関するものである。
定方式に関するものである。
〔従来の技術と発明が解決しようとする課題〕プロセッ
サからアクセスする！／Ｏインタフェースを１／Ｏ（ア
タッチメント）固有のインタフェースにすると、！／Ｏ
の種類が増えるに従いインタフェースの種類も増え、こ
れに伴い制御の困難性、ハード量の増大を伴う、これを
避けるために、第２図に示すような回路構成によって、
Ｉ／０のインタフェースの共通化が行われている。
サからアクセスする！／Ｏインタフェースを１／Ｏ（ア
タッチメント）固有のインタフェースにすると、！／Ｏ
の種類が増えるに従いインタフェースの種類も増え、こ
れに伴い制御の困難性、ハード量の増大を伴う、これを
避けるために、第２図に示すような回路構成によって、
Ｉ／０のインタフェースの共通化が行われている。
従来、スロットＩＤを！／Ｏ（アタッチメント）に割り
付けるためのビット幅を固定、例えば４ピントとして設
計した場合、２’−ＩＥｉ組の異なるスロッ）／Ｏを夫
々のＩ／Ｏに割り付けていずれかを指定してプロセッサ
がアクセスなどすることができる。しかし、更に多くの
スロットＩＤを割りつけ得ないという問題があった。
付けるためのビット幅を固定、例えば４ピントとして設
計した場合、２’−ＩＥｉ組の異なるスロッ）／Ｏを夫
々のＩ／Ｏに割り付けていずれかを指定してプロセッサ
がアクセスなどすることができる。しかし、更に多くの
スロットＩＤを割りつけ得ないという問題があった。
尚、第２図従来回路構成の動作を簡単に説明する。
第２図において、ｌ／Ｏ２１に対して固有のスロットＩ
Ｄを予め割り付けて５−／Ｏに設定しておき、プロセッ
サ２２がイニシャル命令を実行した時に、デコードした
イニシャルモード信号、オペランドから取り出したアド
レス、および例えばリード／ライト信号をｌ／Ｏ２１に
通知したことに対応して、１／Ｏ２１のＡＤＲ（アドレ
スレジスタ）に設定されたスロットＩＤと、５−ＩＤに
設定されているスロット■Ｄとが等しいと比較回路Ａが
判別する。この旨の通知を受けたバス制御回路２■−１
がイニシャルアクセスの対象となっている［／Ｏ２１で
あると認識することができる。
Ｄを予め割り付けて５−／Ｏに設定しておき、プロセッ
サ２２がイニシャル命令を実行した時に、デコードした
イニシャルモード信号、オペランドから取り出したアド
レス、および例えばリード／ライト信号をｌ／Ｏ２１に
通知したことに対応して、１／Ｏ２１のＡＤＲ（アドレ
スレジスタ）に設定されたスロットＩＤと、５−ＩＤに
設定されているスロット■Ｄとが等しいと比較回路Ａが
判別する。この旨の通知を受けたバス制御回路２■−１
がイニシャルアクセスの対象となっている［／Ｏ２１で
あると認識することができる。
そして、プロセッサ２２が種別コード２１−２を読み取
ることにより、当該１／Ｏ２１の種別を知るようにして
いる。
ることにより、当該１／Ｏ２１の種別を知るようにして
いる。
本発明は、プロセッサから見て同一スロットｌＤを持つ
複数のＩｌｏの増設を可能にすることを目的としている
。
複数のＩｌｏの増設を可能にすることを目的としている
。
第１図を参照した課題を解決する手段を説明する。
第１図において、５−ＩＤ’ は、上位ビットを拡張し
た一意のＩ／ＯスロットＩＤを予め設定するものである
。
た一意のＩ／ＯスロットＩＤを予め設定するものである
。
ＡＤＲ’ は、プロセッサ２から通知されたスロットＩ
Ｄを格納するアドレスレジスタである。
Ｄを格納するアドレスレジスタである。
比較回路１−１は、５−／Ｏ’に予め設定されているＩ
／ＯスロットＩＤの下位ビットと、ＡＤＲｏに設定され
たスロットＩＤとが等しいか否かを比較するものである
。
／ＯスロットＩＤの下位ビットと、ＡＤＲｏに設定され
たスロットＩＤとが等しいか否かを比較するものである
。
カウンタ１−２は、比較回路１−１が等しいと判別した
時にカウントアツプして等しい回数を計数し、この計数
した値がＩ／Ｏスロット■Ｄの上位ビットの値と等しい
か否かを判別するものである。
時にカウントアツプして等しい回数を計数し、この計数
した値がＩ／Ｏスロット■Ｄの上位ビットの値と等しい
か否かを判別するものである。
本発明は、第１図に示すように、スロットＩＤ゛に一意
のＩ／ＯスロットＩＤを予め設定しておき、プロセッサ
２からイニシャルモードのもとてＡＤＲ’ に設定され
たスロット■Ｄの値がＳＩＤ’ に設定されているＩ／
ＯスロットロントＩＤ゛の下位ビットに等しいと比較回
路１−１によって判別された時にカウンタ１−２をカウ
ントアツプし、このカウントアツプした等しい回数が、
Ｉ／ＯスロットＩＤの上位ピントに一致した時に当該ｆ
／Ｏ１が選択されたと判別し、プロセッサ２から通知さ
れたアクセスに対応する処理（例えば種別コード１−４
を通知する処理）を行うようにしている。
のＩ／ＯスロットＩＤを予め設定しておき、プロセッサ
２からイニシャルモードのもとてＡＤＲ’ に設定され
たスロット■Ｄの値がＳＩＤ’ に設定されているＩ／
ＯスロットロントＩＤ゛の下位ビットに等しいと比較回
路１−１によって判別された時にカウンタ１−２をカウ
ントアツプし、このカウントアツプした等しい回数が、
Ｉ／ＯスロットＩＤの上位ピントに一致した時に当該ｆ
／Ｏ１が選択されたと判別し、プロセッサ２から通知さ
れたアクセスに対応する処理（例えば種別コード１−４
を通知する処理）を行うようにしている。
従って、プロセッサ２から見て同一スロットＩＤを持つ
ｌ／Ｏ１を複数設けても、各Ｉ／Ｏ内部で一意の１７０
スロツト［０を５−ＩＤ’ に予め設定しておき、等し
い通知回数によっていずれか１つのｌ／Ｏ１を選択する
ことが可能となる。これにより、プロセッサから見たス
ロットＩＤのビット幅を同一のままにして、ｌ／Ｏ１を
容易に増設することが可能となる。
ｌ／Ｏ１を複数設けても、各Ｉ／Ｏ内部で一意の１７０
スロツト［０を５−ＩＤ’ に予め設定しておき、等し
い通知回数によっていずれか１つのｌ／Ｏ１を選択する
ことが可能となる。これにより、プロセッサから見たス
ロットＩＤのビット幅を同一のままにして、ｌ／Ｏ１を
容易に増設することが可能となる。
次に、第１図を用いて本発明の１実施例の構成および動
作を順次詳細に説明する。
作を順次詳細に説明する。
第１図において、１／Ｏ１は、ディスク装置、フロッピ
ィディスク装置などのアタッチメントである。これらｌ
／Ｏ１ば、夫々−意のＩ／ＯスロットＩＤを予め割り当
てて５−ＩＤ’ に設定するようにしている。
ィディスク装置などのアタッチメントである。これらｌ
／Ｏ１ば、夫々−意のＩ／ＯスロットＩＤを予め割り当
てて５−ＩＤ’ に設定するようにしている。
５−ＩＤ’ は、１／Ｏに割り当てた一意の■／Ｏスロ
ッ）ＩＤを予め設定するレジスタなどである、この５−
／Ｏ’ に設定された１／ＯスロツトＩＤは、プロセッ
サ２から見える下位ビットであるスロットＩＤおよびプ
ロセッサ２から見えない上位ビットから構成されている
。この下位ビットであるスロットＩＤについて、プロセ
ッサがイニシャル命令実行時などに命令のオペランドか
ら取り出されて指定されるビット部分である。上位ビッ
トは、この下位ビットであるスロットＩＤをアクセスす
る回数によって指定するようにしている。
ッ）ＩＤを予め設定するレジスタなどである、この５−
／Ｏ’ に設定された１／ＯスロツトＩＤは、プロセッ
サ２から見える下位ビットであるスロットＩＤおよびプ
ロセッサ２から見えない上位ビットから構成されている
。この下位ビットであるスロットＩＤについて、プロセ
ッサがイニシャル命令実行時などに命令のオペランドか
ら取り出されて指定されるビット部分である。上位ビッ
トは、この下位ビットであるスロットＩＤをアクセスす
る回数によって指定するようにしている。
ＡＤＨ’ は、プロセッサ２から通知されたスロットＩ
Ｄを設定するアドレスレジスタである。
Ｄを設定するアドレスレジスタである。
比較回路１−１は、５−ＩＤ’ に設定されているＩ／
ＯスロットＩＤの下位ビットと、ＡＤＨ’に設定された
スロッ１−ＩＤとが等しいか否かを比較するものである
。
ＯスロットＩＤの下位ビットと、ＡＤＨ’に設定された
スロッ１−ＩＤとが等しいか否かを比較するものである
。
カウンタ１−２は、比較回路１−１が等しいと判別した
時にカウントアツプし、このカウントアツプした値がＩ
／ＯスロットＩＤの上位ビットの値と等しいか否かを判
別するものである。
時にカウントアツプし、このカウントアツプした値がＩ
／ＯスロットＩＤの上位ビットの値と等しいか否かを判
別するものである。
ＡＤＨは、アドレスレジスタであって、カウンタｌ−２
がアウントアンプして等しいと判別した時に、ＡＤＲ’
に設定されているスロットＩＤを設定するものである。
がアウントアンプして等しいと判別した時に、ＡＤＲ’
に設定されているスロットＩＤを設定するものである。
５−／Ｏは、ｌ／Ｏ１に割り当てられたＩ／Ｏスロット
ｒＤの下位ピントである。
ｒＤの下位ピントである。
比較回路Ａは、ＡＤＨに設定されたスロットＩＤと、ｌ
／Ｏ１に割り当てられた５−ＩＤに設定されているスロ
ットＩＤとが等しいか否かを比較するものである。
／Ｏ１に割り当てられた５−ＩＤに設定されているスロ
ットＩＤとが等しいか否かを比較するものである。
バス制御回路１−３ば、ｌ／Ｏ１内のバス制御を行うも
のである。
のである。
種別コードｌ−４は、ｌ／Ｏ１の種別（例えばディスク
装置、フロッピィ装置など）の種別を表すコードである
。プロセッサ２がｌ／Ｏｆのイニシャライズ時に、この
種別コードｌ−４を読み込み、当該１／Ｏ１の種別を認
識するためのものである。
装置、フロッピィ装置など）の種別を表すコードである
。プロセッサ２がｌ／Ｏｆのイニシャライズ時に、この
種別コードｌ−４を読み込み、当該１／Ｏ１の種別を認
識するためのものである。
次に、第１図を用いてプロセッサ２がイニシャル命令を
実行した場合の動作を説明する。
実行した場合の動作を説明する。
（１１−意の夏／ＯスロットｆＤを５−ＩＤ’に予め設
定する。
定する。
（２） プロセッサ２がイニシャル命令を実行する。
この実行により、■デコーダ２−１によってデコードさ
れたイニシャルモード信号がＩ／Ｏ共通バスを介してｌ
／Ｏ１のバス制御回路１−３に通知される。■オペラン
ドの一部のデータがアドレス変換回路２−２に入力およ
び残りのデータがＲ／Ｗ回路２−３に入力されることに
より、アドレス変換回路２−２から出力されたスロット
ｌＤがアドレスバスを介してｌ／Ｏ１のＡＤＨ’ に書
き込まれる（設定される）。
れたイニシャルモード信号がＩ／Ｏ共通バスを介してｌ
／Ｏ１のバス制御回路１−３に通知される。■オペラン
ドの一部のデータがアドレス変換回路２−２に入力およ
び残りのデータがＲ／Ｗ回路２−３に入力されることに
より、アドレス変換回路２−２から出力されたスロット
ｌＤがアドレスバスを介してｌ／Ｏ１のＡＤＨ’ に書
き込まれる（設定される）。
（３１１／Ｏ１内で、ＡＤＲ’ に書き込まレタスロッ
トＩＤと、５−ＩＤ’ に設定されているＩ／Ｏスロッ
トＩＤの下位ビットとを比較回路１−１によって比較し
て一致すると判明する毎に、カウンタ１−２をカウント
アツプする。このカウントアツプした値が、５−／Ｏ’
に設定されているＩ／ＯスロットＩＤの上位ビットに
一致した時に、ＡＤＨ’の内容（プロセッサ２から書き
込まれたスロットＩＤ）をＡＤＲに設定する。このＡＤ
Ｈに設定した値（スロット／Ｏ）と、ｌ／Ｏ１に割り当
てられたＩ／ＯスロットＩＤの下位ビットであるスロッ
トＩＤとが等しいと、比較回路Ａによって判明した時に
、この旨をバス制御回路１−３に通知することにより、
当該バス制御７１回路１−３がイニシャルアクセスされ
ているｌ／Ｏ１に属していることを認識することができ
る。この状態のもとで、プロセッサ、２が種別コード１
−４を読み込んで当該■／Ｏ１の種別（例えばディスク
装置という種別）を認識することが可能となる。
トＩＤと、５−ＩＤ’ に設定されているＩ／Ｏスロッ
トＩＤの下位ビットとを比較回路１−１によって比較し
て一致すると判明する毎に、カウンタ１−２をカウント
アツプする。このカウントアツプした値が、５−／Ｏ’
に設定されているＩ／ＯスロットＩＤの上位ビットに
一致した時に、ＡＤＨ’の内容（プロセッサ２から書き
込まれたスロットＩＤ）をＡＤＲに設定する。このＡＤ
Ｈに設定した値（スロット／Ｏ）と、ｌ／Ｏ１に割り当
てられたＩ／ＯスロットＩＤの下位ビットであるスロッ
トＩＤとが等しいと、比較回路Ａによって判明した時に
、この旨をバス制御回路１−３に通知することにより、
当該バス制御７１回路１−３がイニシャルアクセスされ
ているｌ／Ｏ１に属していることを認識することができ
る。この状態のもとで、プロセッサ、２が種別コード１
−４を読み込んで当該■／Ｏ１の種別（例えばディスク
装置という種別）を認識することが可能となる。
以上説明したように、本発明によれば、プロセッサから
見て同一スロットＩＤを持つ［／Ｏを複数設けても、各
１／Ｏ内部でこのスロットＩＤを下位ビットに持つ一意
のＩ／ＯスロットＩＤを予め割りつけて設定しておき、
スロットＩＤの通知回数に対応していずれか１つのＩｌ
ｏを選択する構成を採用しているため、プロセッサから
見たスロット■Ｄのビット幅を同一のままにして、多数
のＩｌｏを容易に増設することができる。また、１／Ｏ
のバス制御回路１−４などがＬＳＩ化されていても、例
えば第１図■の部分の回路を付加することにより、Ｉｌ
ｏの数を容易に増設できる。
見て同一スロットＩＤを持つ［／Ｏを複数設けても、各
１／Ｏ内部でこのスロットＩＤを下位ビットに持つ一意
のＩ／ＯスロットＩＤを予め割りつけて設定しておき、
スロットＩＤの通知回数に対応していずれか１つのＩｌ
ｏを選択する構成を採用しているため、プロセッサから
見たスロット■Ｄのビット幅を同一のままにして、多数
のＩｌｏを容易に増設することができる。また、１／Ｏ
のバス制御回路１−４などがＬＳＩ化されていても、例
えば第１図■の部分の回路を付加することにより、Ｉｌ
ｏの数を容易に増設できる。
第１図は本発明の１実施例構成図、第２図は従来技術の
説明図を示す。 図中、１はＩｌｏ、１−１は比較回路、１−２はカウン
タ、■−３はバス制御回路、１−４は種別コード、ＡＤ
ＲＳＡＤＲ’ 、ＡＤＤＲはアドレスレジスタ、５−／
Ｏはスロット［Ｄを設定するもの、５−／Ｏ’ はＩ／
ＯスロットＩＤを設定するものを表す。
説明図を示す。 図中、１はＩｌｏ、１−１は比較回路、１−２はカウン
タ、■−３はバス制御回路、１−４は種別コード、ＡＤ
ＲＳＡＤＲ’ 、ＡＤＤＲはアドレスレジスタ、５−／
Ｏはスロット［Ｄを設定するもの、５−／Ｏ’ はＩ／
ＯスロットＩＤを設定するものを表す。
Claims (1)
- 【特許請求の範囲】 Ｉ／Ｏアドレスを設定するＩ／Ｏアドレス設定方式にお
いて、 Ｉ／Ｏに予め割り当てたＩ／ＯスロットＩＤのうちの下
位ビットが、プロセッサから通知されたスロットＩＤに
等しく、かつ残りの上位ビットが通知された等しい回数
に一致した時に自Ｉ／Ｏが選択されたと判別し、プロセ
ッサからのアクセスに対応する処理を実行するように構
成したことを特徴とするＩ／Ｏアドレス設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9660889A JPH02273849A (ja) | 1989-04-17 | 1989-04-17 | Ｉ／ｏアドレス設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9660889A JPH02273849A (ja) | 1989-04-17 | 1989-04-17 | Ｉ／ｏアドレス設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02273849A true JPH02273849A (ja) | 1990-11-08 |
Family
ID=14169582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9660889A Pending JPH02273849A (ja) | 1989-04-17 | 1989-04-17 | Ｉ／ｏアドレス設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02273849A (ja) |
-
1989
- 1989-04-17 JP JP9660889A patent/JPH02273849A/ja active Pending
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