JPH02272623A - Display device - Google Patents
Display deviceInfo
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- JPH02272623A JPH02272623A JP9482689A JP9482689A JPH02272623A JP H02272623 A JPH02272623 A JP H02272623A JP 9482689 A JP9482689 A JP 9482689A JP 9482689 A JP9482689 A JP 9482689A JP H02272623 A JPH02272623 A JP H02272623A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用範囲〕
この発明は、モノクロCRTを使用して図形等を表示す
るディスプレイ装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Scope of Industrial Application] The present invention relates to a display device that displays graphics and the like using a monochrome CRT.
通常、この種のディスプレイ装置では1図形パターンを
記憶するためのフレームメモリを1プレーン有しており
、CR7画面上に表示される図形パターンの1ドツトを
フレームメモリの1ビツトに対応させて記憶し、1ビツ
トの“0”、“1”を明暗の2階調としてCRTに表示
している。Normally, this type of display device has one plane of frame memory for storing one graphic pattern, and one dot of the graphic pattern displayed on the CR7 screen is stored in correspondence with one bit of the frame memory. , 1 bit "0" and "1" are displayed on the CRT as two gradations of light and dark.
第3図は従来のディスプレイ装置を示すブロック図であ
り、同図において(1)は本装置の制御を司るCPU、
(2)はc p u (t)により描画された図形パタ
ーンの1ドツトを1ビツトとして記憶し、かつCRT画
面の分解能と等しい記憶容量を有し。FIG. 3 is a block diagram showing a conventional display device, in which (1) indicates a CPU that controls the device;
(2) stores one dot of the graphic pattern drawn by c p u (t) as one bit, and has a storage capacity equal to the resolution of the CRT screen.
さらにCRTの表示タイミングに同期して読み出し動作
を行うフレームメモリ、(3)は前記7 L/−ムメモ
リ(2)から図示していない表示タイミングで読み出さ
れたドツト情報を直列のビデオ信号に変換する並直列変
換回路、(4)はCRTである。Furthermore, a frame memory (3) that performs a read operation in synchronization with the display timing of the CRT converts the dot information read out from the 7 L/-memory (2) at a display timing (not shown) into a serial video signal. The parallel-to-serial conversion circuit (4) is a CRT.
このような構成においてCR7画面上で背景を白で表示
したい場合には、フレームメモリ(2)の全記憶領域に
“I”を書き込み2図形パターンのドツトに対応するビ
ットは“0”を書き込む。この結果、白の背景に黒の図
形パターンをCRT画面に表示させることができる。こ
の他、背景を中間色の灰色で表示したい場合には9例え
ば水平方向と垂直方向に1ドツト毎に“l”を書き込む
ことで擬似的に灰色でCRT画面上に表示させることも
可能である。In such a configuration, if it is desired to display the background in white on the CR7 screen, "I" is written in the entire storage area of the frame memory (2), and "0" is written in the bits corresponding to the dots of the two-figure pattern. As a result, a black graphic pattern on a white background can be displayed on the CRT screen. In addition, if it is desired to display the background in neutral gray, it is also possible to display the background in pseudo-gray on the CRT screen, for example, by writing "l" for each dot in the horizontal and vertical directions.
従来のディスプレイ装置は以上のように構成されている
ので、背景を表示させるためにはフレームメモリ(2)
の全記憶領域を背景パターンで書き変えねばならず、多
くの処理時間を要し、このためオペレータの好みに応じ
て瞬時に背景色を変えることは不可能であった。Conventional display devices are configured as described above, so in order to display the background, frame memory (2) is required.
It was necessary to rewrite the entire storage area of the background pattern with the background pattern, which required a lot of processing time, and it was therefore impossible to instantly change the background color according to the operator's preference.
この発明は上記のような問題点を解消するためになされ
たもので、あらかじめ設定された任意の背景色を選べる
ようにし、オペレータの好みに応じて瞬時に表示できる
ディスプレイ装置を得ることを目的とする。This invention was made in order to solve the above-mentioned problems, and its purpose is to provide a display device that allows an operator to select any preset background color and instantly displays a display according to the operator's preference. do.
〔課題を解決するための手段〕
この発明に係るディスプレイ装置は、複数の背景パター
ンを記憶する背景パターン発生器を用い背景パターン発
生器から所望のパターンとフレームメモリの出力とを合
成してビデオ信号を発生させるようにしたものである。[Means for Solving the Problems] A display device according to the present invention uses a background pattern generator that stores a plurality of background patterns, synthesizes a desired pattern from the background pattern generator and the output of a frame memory, and generates a video signal. It is designed to generate.
この発明におけるディスプレイ装置は、背景パターン発
生器から所望のパターンを選ぶことにより、フレームメ
モリの内容を書き換えることなく背景を表示させること
ができる。The display device according to the present invention can display the background without rewriting the contents of the frame memory by selecting a desired pattern from the background pattern generator.
以下、この発明の一実施例を図により説明する第1図に
おいて、(I)はCPU、(2)はフレームメモ!J、
(3)は並直列変換回路、(4)はCRTで、上記(1
)〜(4)は第3図と同一、(5)はCP U (1)
の制御により設定される2ビッ−トの背景選択レジスタ
であり選択信号COとCIを出力する。(6)は第2図
に示す4種のパターンを記憶し、かつ面記背景選択レジ
スタ(5)の出力である選択信号COとCIにより1種
類のパターンが選択されて、第一図に図示していないタ
イミング発生回路より供給されるラインアドレスRO〜
R2により当該ラインのドツト列を出力する背景パター
ン発生器、(7)は前記背景パターン発生器(6)のパ
ターン出力を直列のビデオ信号に変換する並直列変換回
路、(8)は並直列変換回路(3)の出力と並直列変換
回路(7)のの出力を合成してCRT (4)へ供給す
るOR回路である。Hereinafter, in FIG. 1, which explains one embodiment of the present invention using figures, (I) is a CPU, (2) is a frame memo! J.
(3) is a parallel-to-serial conversion circuit, (4) is a CRT, and (1) is a CRT.
) to (4) are the same as in Figure 3, (5) is CPU (1)
This is a 2-bit background selection register set under the control of , and outputs selection signals CO and CI. (6) stores the four types of patterns shown in FIG. Line address RO~ supplied from a timing generation circuit not shown
R2 is a background pattern generator that outputs the dot row of the line; (7) is a parallel-to-serial conversion circuit that converts the pattern output of the background pattern generator (6) into a serial video signal; (8) is a parallel-to-serial conversion circuit. This is an OR circuit that combines the output of the circuit (3) and the output of the parallel-to-serial conversion circuit (7) and supplies it to the CRT (4).
次に上記構成に基づ(本実施例装置の動作について説明
する。Next, the operation of the apparatus of this embodiment will be explained based on the above configuration.
第2図は第1図の背景パターン発生器(6)の動作原理
を説明した図である。同図で示すように本実施例装置の
背景パターン発生器(6)にはPO〜P3の4種類の背
景パターンが記憶されている。FIG. 2 is a diagram explaining the operating principle of the background pattern generator (6) of FIG. 1. As shown in the figure, four types of background patterns PO to P3 are stored in the background pattern generator (6) of the apparatus of this embodiment.
第1図に示す背景パターン選択レジスタ(5)の出力C
O及びCIの組み合わせにより第2図のPO〜P3の内
1種類が選択される。第2図に示すRO〜R2はライン
アドレスでありCRTのラインアドレス下位3ビツトを
示しており、この値により選択された背景パターンの内
のドツト列が出力される。Output C of the background pattern selection register (5) shown in FIG.
Depending on the combination of O and CI, one of PO to P3 in FIG. 2 is selected. RO to R2 shown in FIG. 2 are line addresses indicating the lower three bits of the line address of the CRT, and a dot row in the background pattern selected based on this value is output.
例えば、背景を表示したくない場合は、CPU(1)か
ら背景パターン選択レジスタのCOとC1に“0”を設
定する。CO−“0”、CI−“0″の時は背景パター
ン発生器は第2図に示すPOのパターンを選ぶから、背
景は表示されない。今度はCPU(1)から背景パター
ン選択レジスタにCO−“1″。For example, if it is not desired to display the background, the CPU (1) sets "0" to the background pattern selection registers CO and C1. When CO-"0" and CI-"0", the background pattern generator selects the PO pattern shown in FIG. 2, so the background is not displayed. This time, CPU (1) sends CO-“1” to the background pattern selection register.
C1−“ビを設定すると、背景パターン発生器(6)か
らP3のパターンが読み出されて、CRT画面上にP3
のパターンがフレームメモリ(2)の描画パターンとO
R回路(8)で合成されてCRT (4)に表示される
。When C1-“B” is set, the P3 pattern is read out from the background pattern generator (6) and the P3 pattern is displayed on the CRT screen.
The pattern is the drawing pattern of frame memory (2) and O
The signals are synthesized by the R circuit (8) and displayed on the CRT (4).
〔発明の効果〕
以上のように、この発明によれば、背景パターン発生器
から背景パターンを選択して読み出してCRTに表示さ
せるように構成したので、瞬時に背景を変更することが
できる等の効果がある。[Effects of the Invention] As described above, according to the present invention, since the background pattern is selected and read out from the background pattern generator and displayed on the CRT, it is possible to instantly change the background, etc. effective.
第1図はこの発明の一実施例に係るディスプレイ装置の
ブロック図、第2図はこの発明の一実施例に係るディス
プレイ装置の動作を説明する図。
第3図は従来のディスプレイ装置のプロ・ツク図。
図中、(1)はCPU、(2)はフレームメモリ、(3
)と(7)は並直列変換回路、(4)はCRT 、、(
5)i;を背景選択レジスタ、(6)は背景パターン発
生器、(8)はOR回路であるFIG. 1 is a block diagram of a display device according to an embodiment of the invention, and FIG. 2 is a diagram illustrating the operation of the display device according to an embodiment of the invention. Figure 3 is a diagram of a conventional display device. In the figure, (1) is the CPU, (2) is the frame memory, and (3) is the CPU.
) and (7) are parallel-serial conversion circuits, (4) is a CRT, , (
5) i; is the background selection register, (6) is the background pattern generator, and (8) is the OR circuit.
Claims (1)
更新できかつ読み出し手段を有するフレームメモリと、
前記中央演算処理手段により制御される背景選択レジス
タと、前記背景選択レジスタにより選択された所定のド
ットパターンを発生する背景パターン発生器と、前記フ
レームメモリの出力及び背景パターン発生器の出力を合
成しビデオ信号に変換する手段とを備えたことを特徴と
するディスプレイ装置。Central processing means and memorize figures etc. as dot images,
a frame memory that is updatable and has readout means;
A background selection register controlled by the central processing means, a background pattern generator that generates a predetermined dot pattern selected by the background selection register, and an output of the frame memory and an output of the background pattern generator are combined. A display device comprising: means for converting into a video signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9482689A JPH02272623A (en) | 1989-04-14 | 1989-04-14 | Display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9482689A JPH02272623A (en) | 1989-04-14 | 1989-04-14 | Display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02272623A true JPH02272623A (en) | 1990-11-07 |
Family
ID=14120859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9482689A Pending JPH02272623A (en) | 1989-04-14 | 1989-04-14 | Display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02272623A (en) |
-
1989
- 1989-04-14 JP JP9482689A patent/JPH02272623A/en active Pending
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