JPH02270357A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02270357A JPH02270357A JP9254989A JP9254989A JPH02270357A JP H02270357 A JPH02270357 A JP H02270357A JP 9254989 A JP9254989 A JP 9254989A JP 9254989 A JP9254989 A JP 9254989A JP H02270357 A JPH02270357 A JP H02270357A
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- JP
- Japan
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- case
- semiconductor device
- terminal
- different
- connection terminals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に関し、特にケースの内部に大
電力用半導体素子等で構成された電子回路が収納された
半導体装置のケースの改良に関するものである。
電力用半導体素子等で構成された電子回路が収納された
半導体装置のケースの改良に関するものである。
第５図は、従来例であるゲートターンオフサイリスク（
以下、ＧＴＯサイリスタと称する）等のスイッチング素
子を含む大電力用半導体装置の平面図であり、第６図は
その正面図である。両図に示すように、この半導体装置
の外囲器を構成するケース１は、取付は孔２を有する金
属製の冷却ブロック３と、この冷却ブロック３に取付け
られるプラスチック製のケース本体４とで構成される。
以下、ＧＴＯサイリスタと称する）等のスイッチング素
子を含む大電力用半導体装置の平面図であり、第６図は
その正面図である。両図に示すように、この半導体装置
の外囲器を構成するケース１は、取付は孔２を有する金
属製の冷却ブロック３と、この冷却ブロック３に取付け
られるプラスチック製のケース本体４とで構成される。
第７図は、ケース１内に収容された電子回路の回路図を
示す。同図に示すように、この回路では、２個のＧＴＯ
サイリスタＡｌ、Ａ２を含み、各ＧＴＯサイリスタＡＩ
、Ａ２に対しフライホイルダイオードＡ３．Ａ４がそれ
ぞれ逆並列接続されている。そしてＧＴＯサイリスタＡ
１のカソードとフライホイルダイオードＡ３のアノード
とには、陰極端子７、ＧＴＯサイリスタＡ１のカソード
補助端子９、およびＧＴＯサイリスタＡ１を過電圧から
保護するためのスナバ回路（詳細は後述する）が接続さ
れるスナバ取り付は端子１４が接続される。また、ＧＴ
ＯサイリスタＡ１のアノードとフライホイルダイオード
八３のカソードとには、スナバ取り付は端子１３と交流
端子６とが接続されＧＴＯサイリスタＡ１のゲートには
ゲート補助端子１１が接続される。
示す。同図に示すように、この回路では、２個のＧＴＯ
サイリスタＡｌ、Ａ２を含み、各ＧＴＯサイリスタＡＩ
、Ａ２に対しフライホイルダイオードＡ３．Ａ４がそれ
ぞれ逆並列接続されている。そしてＧＴＯサイリスタＡ
１のカソードとフライホイルダイオードＡ３のアノード
とには、陰極端子７、ＧＴＯサイリスタＡ１のカソード
補助端子９、およびＧＴＯサイリスタＡ１を過電圧から
保護するためのスナバ回路（詳細は後述する）が接続さ
れるスナバ取り付は端子１４が接続される。また、ＧＴ
ＯサイリスタＡ１のアノードとフライホイルダイオード
八３のカソードとには、スナバ取り付は端子１３と交流
端子６とが接続されＧＴＯサイリスタＡ１のゲートには
ゲート補助端子１１が接続される。
一方、ＧＴＯサイリスタＡ２のカソードとフライホイル
ダイオードＡ４のアノードとには、前記交流端子６、Ｇ
ＴＯサイリスタＡ２のカソード補助端子１０、およびＧ
ＴＯサイリスタＡ２を過電圧から保護するためのスナバ
回路が接続されるスナバ取り付は端子１６が接続される
。また、ＧＴＯサイリスタＡ２のアノードとフライホイ
ルダイオードＡ４のカソードとには、スナバ取り付は端
子１５と陽極端子８とが接続され、ＧＴＯサイリスタＡ
２のゲートにはゲート補助端子１２が接続される。
ダイオードＡ４のアノードとには、前記交流端子６、Ｇ
ＴＯサイリスタＡ２のカソード補助端子１０、およびＧ
ＴＯサイリスタＡ２を過電圧から保護するためのスナバ
回路が接続されるスナバ取り付は端子１６が接続される
。また、ＧＴＯサイリスタＡ２のアノードとフライホイ
ルダイオードＡ４のカソードとには、スナバ取り付は端
子１５と陽極端子８とが接続され、ＧＴＯサイリスタＡ
２のゲートにはゲート補助端子１２が接続される。
第８図は上記スナバ回路ＳＮの回路図を示す。
このスナバ回路ＳＮは、スナバ取り付は端子１３にカソ
ードが接続されるダイオードＤと、このダイオードＤに
並列に接続された抵抗Ｒと、ダイオードＤに直列であり
、スナバ取り付は端子１４との間に接続されるコンデン
サＣとを含んで構成さ、 れる。スナバ取り付は端子１
５．１６間にもこのような構成と同様な構成のスナバ回
路ＳＮが接続される。
ードが接続されるダイオードＤと、このダイオードＤに
並列に接続された抵抗Ｒと、ダイオードＤに直列であり
、スナバ取り付は端子１４との間に接続されるコンデン
サＣとを含んで構成さ、 れる。スナバ取り付は端子１
５．１６間にもこのような構成と同様な構成のスナバ回
路ＳＮが接続される。
再び第５図および第６図を参照して、ケース本体４の上
面である平坦な取り付は面５には、第７図を用いて説明
した電子回路の各接続端子である交流端子６、陰極端子
７、陽極端子８、前記ＧＴＯサイリスタＡ１のカソード
補助端子９、同じくゲート補助端子１１、スナバ回路Ｓ
Ｎが接続されるスナバ取り付は端子１３，１４、および
他方のＧＴＯサイリスタＡ２のためのカソード補助端子
１０、同じくゲート補助端子１２、スナバ回路が接続さ
れるスナバ取り付は端子１５．１６が配置され、各接続
端子６〜１６には接続用導線と接続するためのナツト１
７がそれぞれ配置される。
面である平坦な取り付は面５には、第７図を用いて説明
した電子回路の各接続端子である交流端子６、陰極端子
７、陽極端子８、前記ＧＴＯサイリスタＡ１のカソード
補助端子９、同じくゲート補助端子１１、スナバ回路Ｓ
Ｎが接続されるスナバ取り付は端子１３，１４、および
他方のＧＴＯサイリスタＡ２のためのカソード補助端子
１０、同じくゲート補助端子１２、スナバ回路が接続さ
れるスナバ取り付は端子１５．１６が配置され、各接続
端子６〜１６には接続用導線と接続するためのナツト１
７がそれぞれ配置される。
以上のように構成された従来の半導体装置において、陽
極端子８と各スナバ取り付は端子１３〜１６との間、ま
た各スナバ取り付は端子１３〜１６とゲート補助端子１
１．１２との間には、相互の電気的絶縁を図るために一
定の絶縁距離を保つ必要があり、またケース本体４の取
り付は面５上においても、各接続端子６〜１６間に一定
の沿面距離を設定する必要がある。仮に、このような絶
縁距離または沿面距離が不十分であれば、上記ケース１
内に収納された電子回路を構成する半導体スイッチング
素子などへの通電時に、各接続端子６〜１６間で気中放
電が発生してしまい、半導体スイッチング素子が正常に
機能しない事態を招いてしまう。場合によっては気中放
電による過電圧または過電流により、半導体装置を破壊
してしまうことになる。
極端子８と各スナバ取り付は端子１３〜１６との間、ま
た各スナバ取り付は端子１３〜１６とゲート補助端子１
１．１２との間には、相互の電気的絶縁を図るために一
定の絶縁距離を保つ必要があり、またケース本体４の取
り付は面５上においても、各接続端子６〜１６間に一定
の沿面距離を設定する必要がある。仮に、このような絶
縁距離または沿面距離が不十分であれば、上記ケース１
内に収納された電子回路を構成する半導体スイッチング
素子などへの通電時に、各接続端子６〜１６間で気中放
電が発生してしまい、半導体スイッチング素子が正常に
機能しない事態を招いてしまう。場合によっては気中放
電による過電圧または過電流により、半導体装置を破壊
してしまうことになる。
このように、各接続端子６〜１６を平坦な取り付は面５
上に配置した従来の半導体装置では、各接続端子６〜１
６が同一平面上に配置されることになるため、上記絶縁
距離や沿面距離を確保しようとすると、ケース１が大型
化してしまうという問題がある。
上に配置した従来の半導体装置では、各接続端子６〜１
６が同一平面上に配置されることになるため、上記絶縁
距離や沿面距離を確保しようとすると、ケース１が大型
化してしまうという問題がある。
また、第９図および第１０図に示すように、交流端子６
．陰極端子７および陽極端子８に、外部接続用の配線バ
ー１８〜２０をそれぞれ配線する場合にも、各配線バー
１８〜２０が相互に接触しないように、たとえば第１０
図に示すように破線部材２０を途中で屈曲する必要があ
るなど、配線工程に手間を要してしまうという問題があ
る。
．陰極端子７および陽極端子８に、外部接続用の配線バ
ー１８〜２０をそれぞれ配線する場合にも、各配線バー
１８〜２０が相互に接触しないように、たとえば第１０
図に示すように破線部材２０を途中で屈曲する必要があ
るなど、配線工程に手間を要してしまうという問題があ
る。
この発明は上記のような問題点を解消するためになされ
たもので、サイズが小形化されると共に、外部配線時に
は配線バー相互間の適度な絶縁距離を確保しながら配線
作業を容易に行なえる半導体装置を提供することを目的
とする。
たもので、サイズが小形化されると共に、外部配線時に
は配線バー相互間の適度な絶縁距離を確保しながら配線
作業を容易に行なえる半導体装置を提供することを目的
とする。
この発明の半導体装置は、ケースの内部に半導体素子で
構成された電子回路が収納され、その電子回路の接続端
子がケースの表面上に複数配置された半導体装置であっ
て、上記目的を達成するために、前記ケースの外表面に
段差を形成して、電気的極性の異なる少なくとも一部の
接続端子が異なる段差面に配置されるようにしている。
構成された電子回路が収納され、その電子回路の接続端
子がケースの表面上に複数配置された半導体装置であっ
て、上記目的を達成するために、前記ケースの外表面に
段差を形成して、電気的極性の異なる少なくとも一部の
接続端子が異なる段差面に配置されるようにしている。
この発明の半導体装置によれば、相互に電気的極性の異
なる少なくとも一部の接続端子がケース表面の異なる段
差面に配置されるため、各接続端子を平坦面上に配置す
る場合と比較し、接続端子間の絶縁距離や沿面距離を十
分に確保しながらケースの横断方向に沿う長さを短縮で
き、装置の小形化を図れる。さらに、各接続端子に接続
される外部接続用の配線バー相互間の配線作業も、上記
段差を利用して簡素化することができる。
なる少なくとも一部の接続端子がケース表面の異なる段
差面に配置されるため、各接続端子を平坦面上に配置す
る場合と比較し、接続端子間の絶縁距離や沿面距離を十
分に確保しながらケースの横断方向に沿う長さを短縮で
き、装置の小形化を図れる。さらに、各接続端子に接続
される外部接続用の配線バー相互間の配線作業も、上記
段差を利用して簡素化することができる。
第１図はこの発明の一実施例であるＧＴＯサイリスタ等
のスイッチング素子を含む大電力用半導体装置の平面図
であり、第２図はその正面図である。
のスイッチング素子を含む大電力用半導体装置の平面図
であり、第２図はその正面図である。
この半導体装置は、冷却ブロック３とケース本体４とで
構成されるケース１の内部に、第７図に示す電子回路と
同一構成の電子回路が内蔵されており、ケース本体４の
上面を構成する取り付は而５に、たとえば異なる段差量
Ｈ１，Ｈ２を有する段差が複数段に亘って設けられてい
る。そして段差面５ａには交流端子６、段差面５ｂには
陰極端子７、段差面５ｃには陽極端子８、段差面５ｄに
はＧＴＯサイリスタＡＩ（第７図）のカソード補助端子
９、同じ（ゲート補助端子１１、スナバ回路ＳＮ（第８
図）が接続されるスナバ取り付は端子１３．１４が配置
される。また段差面５ｅには他方のＧＴＯサイリスタＡ
２（１７図）のためのカソード補助端子１０、同じくゲ
ート補助端子１２、スナバ回路ＳＮ（第８図）が接続さ
れるスナバ取り付は端子１５．１６が配置される。そし
て、各接続端子６〜１６には接続用導線と接続するため
のナツト１７がそれぞれ配置される。その他の構成は、
従来例と同様であるので、同一部分に同一符号を付して
その説明を省略する この半導体装置によれば、カバー本体４の取り付は面５
に段差面５ａ、５ｂ、５ｃ、５ｄ、５ｅからなる段差を
用けて、接続端子６〜１６を異なる段差面に配置するよ
うにしたため、従来のように平坦な取り付は面５（第５
図、第６図）上に各接続端子６〜１６を配置する場合と
比較し、各接続端子６〜１６間の絶縁距離や沿面距離を
充分に保障しながら、ケース１の横断方向の長さを短縮
でき、全体として装置サイズを小形化することが可能と
なる。また、第３図および第４図に示すように、交流端
子６．陰極端子７および陽極端子８に、外部配線用の接
続バー１８〜２０をそれぞれ配線する場合にも、配線バ
ー２０．４０を従来のように曲げることなく配線するこ
とが可能となり、配線をする上での工数を削減すること
ができる。
構成されるケース１の内部に、第７図に示す電子回路と
同一構成の電子回路が内蔵されており、ケース本体４の
上面を構成する取り付は而５に、たとえば異なる段差量
Ｈ１，Ｈ２を有する段差が複数段に亘って設けられてい
る。そして段差面５ａには交流端子６、段差面５ｂには
陰極端子７、段差面５ｃには陽極端子８、段差面５ｄに
はＧＴＯサイリスタＡＩ（第７図）のカソード補助端子
９、同じ（ゲート補助端子１１、スナバ回路ＳＮ（第８
図）が接続されるスナバ取り付は端子１３．１４が配置
される。また段差面５ｅには他方のＧＴＯサイリスタＡ
２（１７図）のためのカソード補助端子１０、同じくゲ
ート補助端子１２、スナバ回路ＳＮ（第８図）が接続さ
れるスナバ取り付は端子１５．１６が配置される。そし
て、各接続端子６〜１６には接続用導線と接続するため
のナツト１７がそれぞれ配置される。その他の構成は、
従来例と同様であるので、同一部分に同一符号を付して
その説明を省略する この半導体装置によれば、カバー本体４の取り付は面５
に段差面５ａ、５ｂ、５ｃ、５ｄ、５ｅからなる段差を
用けて、接続端子６〜１６を異なる段差面に配置するよ
うにしたため、従来のように平坦な取り付は面５（第５
図、第６図）上に各接続端子６〜１６を配置する場合と
比較し、各接続端子６〜１６間の絶縁距離や沿面距離を
充分に保障しながら、ケース１の横断方向の長さを短縮
でき、全体として装置サイズを小形化することが可能と
なる。また、第３図および第４図に示すように、交流端
子６．陰極端子７および陽極端子８に、外部配線用の接
続バー１８〜２０をそれぞれ配線する場合にも、配線バ
ー２０．４０を従来のように曲げることなく配線するこ
とが可能となり、配線をする上での工数を削減すること
ができる。
なお、以上の説明ではスイッチング素子としてＧＴＯサ
イリスタを使用する実施例を挙げたが、本発明はこれに
限られるものではなく、トランジスタ素子などを使用し
ても同様な効果を期待し得るものである。また、上記実
施例では第１図の左右方向に沿って段差を形成している
が、接続端子の配列によっては第１図の上下方向に沿っ
て段差を形成してもよく、場合によっては第１図の左右
方向と上下方向の両方向に沿って段差を形成するように
してもよい。さらに、段差を形成するための段差量Ｈ１
，Ｈ２も必要に応じて適宜室めれば良い。
イリスタを使用する実施例を挙げたが、本発明はこれに
限られるものではなく、トランジスタ素子などを使用し
ても同様な効果を期待し得るものである。また、上記実
施例では第１図の左右方向に沿って段差を形成している
が、接続端子の配列によっては第１図の上下方向に沿っ
て段差を形成してもよく、場合によっては第１図の左右
方向と上下方向の両方向に沿って段差を形成するように
してもよい。さらに、段差を形成するための段差量Ｈ１
，Ｈ２も必要に応じて適宜室めれば良い。
以上のようにこの発明の半導体装置によれば、相互に電
気的極性の異なる少なくとも一部の接続端子がケース表
面の異なる段差面に配置されるため、各接続端子を平坦
面上に配置する場合と比較し、接続端子間の絶縁距離や
沿面距離を十分に確保しながら、ケースの横断方向の長
さを短縮でき、装置の小形化を図れる。さらに、各接続
端子に接続される外部接続用の配線バー相互間の配線作
業も、上記段差を利用して、配線バー間の適度な絶縁距
離を確保しながら容易に行なえる。
気的極性の異なる少なくとも一部の接続端子がケース表
面の異なる段差面に配置されるため、各接続端子を平坦
面上に配置する場合と比較し、接続端子間の絶縁距離や
沿面距離を十分に確保しながら、ケースの横断方向の長
さを短縮でき、装置の小形化を図れる。さらに、各接続
端子に接続される外部接続用の配線バー相互間の配線作
業も、上記段差を利用して、配線バー間の適度な絶縁距
離を確保しながら容易に行なえる。
第１図はこの発明の一実施例である半導体装置の平面図
、第２図はその正面図、第３図はその半導体装置に配線
バーが接続された状態を示す平面図、第４図はその側面
図、第５図ｉよ従来の半導体装置の平面図、第６図はそ
の正面図、第７図は半導体装置に内蔵される電子回路を
示す回路図、第８図はスナバ回路の回路図、第９図は従
来の半導体装置に配線バーが接続された状態を示す平面
図、第１０図はその正面図である。 図において、１はカバー、５は取り付は面、５ａ、５ｂ
、５ｃ、５ｄ、５ｅは段差面、６は交流端子、７は陰極
端子、８は陽極端子、９，１０はカソード補助端子、１
１．１２はゲート補助端子、１３〜１６はスナバ取り付
は端子、ＡＩ、Ａ２はＧＴＯサイリスタ、Ａ３．Ａ４は
フライホイルダイオードである。 なお、各図中同一符号は同一または相当部分を示す。
、第２図はその正面図、第３図はその半導体装置に配線
バーが接続された状態を示す平面図、第４図はその側面
図、第５図ｉよ従来の半導体装置の平面図、第６図はそ
の正面図、第７図は半導体装置に内蔵される電子回路を
示す回路図、第８図はスナバ回路の回路図、第９図は従
来の半導体装置に配線バーが接続された状態を示す平面
図、第１０図はその正面図である。 図において、１はカバー、５は取り付は面、５ａ、５ｂ
、５ｃ、５ｄ、５ｅは段差面、６は交流端子、７は陰極
端子、８は陽極端子、９，１０はカソード補助端子、１
１．１２はゲート補助端子、１３〜１６はスナバ取り付
は端子、ＡＩ、Ａ２はＧＴＯサイリスタ、Ａ３．Ａ４は
フライホイルダイオードである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ケースの内部に半導体素子で構成された電子回路
が収納され、その電子回路の接続端子がケースの外表面
上に複数配置された半導体装置において、 前記ケースの外表面に段差を形成して、電気的極性の異
なる少なくとも一部の接続端子が異なる段差面に配置さ
れるようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254989A JPH02270357A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9254989A JPH02270357A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270357A true JPH02270357A (ja) | 1990-11-05 |
Family
ID=14057482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9254989A Pending JPH02270357A (ja) | 1989-04-11 | 1989-04-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270357A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525740U (ja) * | 1991-09-10 | 1993-04-02 | 日本インター株式会社 | 複合半導体装置 |
-
1989
- 1989-04-11 JP JP9254989A patent/JPH02270357A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0525740U (ja) * | 1991-09-10 | 1993-04-02 | 日本インター株式会社 | 複合半導体装置 |
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