JPH02267970A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02267970A JPH02267970A JP1088730A JP8873089A JPH02267970A JP H02267970 A JPH02267970 A JP H02267970A JP 1088730 A JP1088730 A JP 1088730A JP 8873089 A JP8873089 A JP 8873089A JP H02267970 A JPH02267970 A JP H02267970A
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- oxide film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
（産業上の利用分野）
この発明は半導体装置に関し、特に宇宙空間、あるいは
原子カプラントといった放射線が多量に存在する環境下
で使用される半導体装置に関する。 （従来の技術） 従来、半導体装置において、この半導体装置内に形成さ
れている、おのおのの素子を互いに分離するために、フ
ィールド酸化膜が設けられている。 この素子分離のために設けられているフィールド酸化膜
の膜厚は、非常に厚いものとなっている。 ところで、酸化膜に、例えばγ線のような放射線が照射
されると、この酸化膜中に電子−正孔対が発生する。こ
の電子−正孔対の発生量は、酸化膜の膜厚が厚いほど、
多くなる。したがって、半導体装置にγ線のような放射
線が照射されると、厚い膜厚を持つフィールド酸化膜に
は、大量の電子−正孔対が発生することとなる。このフ
ィールド酸化膜上には、通常、例えばゲート電極等が、
異なる素子領域間にまたがって形成されている。 このようなゲート電極等が、高電位になった場合、ゲー
ト電極下部に存在するフィールド酸化膜中に発生した電
子−正孔対のうち、ゲート電極の電位に引かれた電子は
、酸化膜中の移動度が高いため、フィールド酸化膜中を
通過する。しかしながら、正孔は、酸化膜中の移動度が
低いため、ゲート電極の電位に押され、フィールド酸化
膜中、特にフィールド酸化膜と、シリコン基板との界面
近傍に捕獲され蓄積される。このフィールド酸化膜下の
半導体基板が、ｎチャネル型ＭＯＳＦＥＴが形成される
ｐ型拡散領域である場合、このｐ型拡散領域の表面は、
蓄積された正孔により反転する。この結果、ゲート電極
が、高電位となっている間、ゲート電極下にフィールド
酸化膜を介して存在するｐ型拡散領域は、反転すること
になる。すなわち、異なるｎチャネル型ＭＯＳＦＥＴの
間に、定常的なリーク電流が発生してしまう。このよう
な、定常的なリーク電流の発生は、半導体装置の誤動作
を招いたり、素子の消費電力の増大を招いてしまう。 また、異なったゲート電極が、フィールド酸化膜上に、
比較的、近接して存在するような場合、例えばゲートア
レイ等において、上記のような現象が発生すると、異な
ったゲート電極下の反転層が互いに接触し、異なるゲー
ト電極間に、互いに接触した反転層を介した、定常的な
リーク電流が発生する。 （発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、放射
線に起因するリーク電流の発生を防止し、放射線が多量
に存在する環境下でも正常に動作しつる、信頼性の高い
半導体装置を提供することを目的とする。
原子カプラントといった放射線が多量に存在する環境下
で使用される半導体装置に関する。 （従来の技術） 従来、半導体装置において、この半導体装置内に形成さ
れている、おのおのの素子を互いに分離するために、フ
ィールド酸化膜が設けられている。 この素子分離のために設けられているフィールド酸化膜
の膜厚は、非常に厚いものとなっている。 ところで、酸化膜に、例えばγ線のような放射線が照射
されると、この酸化膜中に電子−正孔対が発生する。こ
の電子−正孔対の発生量は、酸化膜の膜厚が厚いほど、
多くなる。したがって、半導体装置にγ線のような放射
線が照射されると、厚い膜厚を持つフィールド酸化膜に
は、大量の電子−正孔対が発生することとなる。このフ
ィールド酸化膜上には、通常、例えばゲート電極等が、
異なる素子領域間にまたがって形成されている。 このようなゲート電極等が、高電位になった場合、ゲー
ト電極下部に存在するフィールド酸化膜中に発生した電
子−正孔対のうち、ゲート電極の電位に引かれた電子は
、酸化膜中の移動度が高いため、フィールド酸化膜中を
通過する。しかしながら、正孔は、酸化膜中の移動度が
低いため、ゲート電極の電位に押され、フィールド酸化
膜中、特にフィールド酸化膜と、シリコン基板との界面
近傍に捕獲され蓄積される。このフィールド酸化膜下の
半導体基板が、ｎチャネル型ＭＯＳＦＥＴが形成される
ｐ型拡散領域である場合、このｐ型拡散領域の表面は、
蓄積された正孔により反転する。この結果、ゲート電極
が、高電位となっている間、ゲート電極下にフィールド
酸化膜を介して存在するｐ型拡散領域は、反転すること
になる。すなわち、異なるｎチャネル型ＭＯＳＦＥＴの
間に、定常的なリーク電流が発生してしまう。このよう
な、定常的なリーク電流の発生は、半導体装置の誤動作
を招いたり、素子の消費電力の増大を招いてしまう。 また、異なったゲート電極が、フィールド酸化膜上に、
比較的、近接して存在するような場合、例えばゲートア
レイ等において、上記のような現象が発生すると、異な
ったゲート電極下の反転層が互いに接触し、異なるゲー
ト電極間に、互いに接触した反転層を介した、定常的な
リーク電流が発生する。 （発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、放射
線に起因するリーク電流の発生を防止し、放射線が多量
に存在する環境下でも正常に動作しつる、信頼性の高い
半導体装置を提供することを目的とする。
【発明の構成コ
（課題を解決するための手段）
この発明による半導体装置によれば、素子分離絶縁膜上
に互いに分離され、かつ近接して存在する少なくとも２
つの導体層を持つ半導体装置において、上記互いに近接
して存在する導体層間の下部に、上記素子分離絶縁膜を
介して存在する第１のｐ帯領域が設けられ、この第１の
ｐ型領域内にこの第１のｐ帯領域より不純物濃度の高い
第２のｐ型拡散領域が形成され、かつ、この第２のｐ型
拡散領域の上部に存在する上記少なくとも２つの導体層
間にある素子分離絶縁膜が薄膜化されていることを特徴
とする。 （作用） 上記のような半導体装置にあっては、素子分離絶縁股上
に互いに近接して存在する導体層間の下部の第１のｐ型
拡散領域内に、この第１のｐ型拡散領域よりも、不純物
濃度の高い第２のｐ型拡散領域を設け、かつ、この第２
のｐ型拡散領域上の素子分離絶縁膜の膜厚を薄く設定す
ることによって、この領域で、反転層がカットされるの
で、上記互いに近接して存在する導体層間の下部の反転
層同士が、互いに接触することはなくなる。 （実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置について説明する。 第１図（ａ）は、この発明の第１の実施例に関わる半導
体装置の平面図、第１図（ｂ）は、第１図（ａ）に示す
Ａ−Ａ’線に沿う断面図である。 この第１の実施例は、この発明をＣＭＯＳゲートアレイ
に適用した場合を例にとって説明している。 第１図（ａ）、および第１図（ｂ）に示すように、例え
ばｎ型半導体基板１０１内には、ｐ型ウェル領域１０１
′が形成されている。このｐ型ウェル領域１０１′が形
成されているｎ型半導体基板１０１の表面には、素子分
離領域として、素子絶縁のために必要な酸化膜の膜厚を
持つフィールド酸化膜１０２が、選択的に形成されてい
る。このフィールド酸化膜１０２によって分離された領
域には、酸化膜の膜厚が薄い領域、すなわち、能動素子
領域１．０５−１．１０５−２．１０６−１、および１
０６−２が形成されている。これらの能動素子領域のう
ち、ｐ型つェル領域り０１′上に形成されている１０５
−１、および１０５−２には、ｎチャネル型ＭＯＳＦＥ
Ｔが形成される。したがって、図示されない薄い酸化膜
の下部のｐ型ウェル領域１０１′内には、ｎ型拡散領域
であるソース／ドレイン領域１０８−１、および１０８
−２が形成されている。さらに、このｎ型ソース／ドレ
イン領域１０８−１．１０８−２のゲート長方向の端に
は、ｐ型ウェル領域より、不純物濃度の高いｐ型反転防
止層１０９−１、および１０９−２が形成されている。 このｐ型反転防止層１０９−１、および１０９−２上に
存在する図示されない酸化膜は薄膜化されている。すな
わち、ｎチャネル型ＭＯＳＦＥＴのゲート端部に存在し
ている酸化膜は薄膜化されている。 一方、ｎ型半導体基板１０１に形成される能動素子領域
１０６−１、および１０６−２には、ｐチャネル型ＭＯ
ＳＦＥＴが形成される。したがって、図示されない薄い
酸化膜の下部には、ｎ型拡散領域であるソース／ドレイ
ン領域１．１０−１、および１１０〜２が形成されてい
る。また、上記能動素子領域１０５−１．１０５−２．
１０６−１、および１０６−２、およびフィールド酸化
Ｈ１０２上には、ゲートアレイのゲート電極１０Ｂ−１
、および１０３−２が形成されている。これらのゲート
電極１０３−１、および１０３−２が、上記フィールド
酸化膜上１０２上で、互いに近接している部分では、フ
ィールド酸化膜１０２の膜厚が薄い、酸化膜薄膜化領域
１０４−１が形成されている。また、ｐ型ウェル領域１
０１′と、ｎ型半導体基板１０１との境界１０７上にも
、同様に酸化膜薄膜化領域１０４−２が形成されている
。これらの酸化膜薄膜化領域１０４−１上部のｐ型ウェ
ル領域、並びに１０４−２の下部のｐ型ウェル領域１０
１′およびｎ型半導体基板１０１には、上記ｐ型反転防
止層１０９−１、および１０９−２より、不純物濃度の
高い、ｐ型ガートバンド１１１が形成されている。 このような、この第１の実施例によれば、例えばゲート
アレイのような、フィールド酸化膜１０２上に、異なる
ゲート電極同士が互いに近接して存在する半導体装置に
おいて、この互いのゲート電極１０３−１と、ゲート電
極１０３−２との間に、酸化膜薄膜化領域１０４−１を
設け、この酸化膜薄膜化領域１０４−１の下に不純物濃
度の高いｐ型ガートバンド１１１を形成している。 この酸化膜薄膜化領域１０４−１は、例えばγ線のよう
な放射線を被爆した後でも、電子−正孔対の発生量は少
ない。このことから、この下に形成されるｐ型ガートバ
ンド１１１は、十分な反転耐性を有することができる。 したがって、この第１の実施例に係わる半導体装置では
、例えばγ線のような放射線を被爆後、互いに近接して
存在するゲート電極１０Ｂ−１、および１０３−２が高
電位になったとしても、これらのゲート電極１０３−１
と、１０３−２との間に反転層が互いに接触して形成さ
れることはない。すなわち、放射線被爆後でも、異なる
能動素子間に、リークを発生することなく、常に、安定
した動作が得られるようになる。また、ＣＭＯＳゲート
アレイでは、ｐ型ウェル領域１０１′と、ｎ型半導体基
板１０１との境界にも、上記のような、酸化膜薄膜化領
域１０４−２を設け、この下部に、ｐ型ガートバンド１
１１を設けることによって、反転層形成によるｎ型領域
と、ｎチャネル型ＭＯ５ＦＥＴとのパンチスルーを防止
することができる。このパンチスルー防止の効果、特に
放射線被爆後のパンチスルー防止の効果は、ガートバン
ド１１１の上部の酸化膜が薄膜化されていることによっ
て、例えばγ線の被爆による電子−正孔対の発生量が少
ないことから高い。さらに、この実施例では、ｎチャネ
ル型ＭＯＳＦＥＴが形成される能動素子領域１０５−１
、および１０５−２に設けられているｐ型反転防止層１
０９−１、および１０９−２上のフィールド酸化膜１０
２をも薄膜化している。このように、ｐ型反転防止層１
０９−１、および１０９−２上の酸化膜も、同様に薄膜
化されていることから、このｐ型反転防止層１０９−１
、および１０９−２は、放射線被爆後でも、ゲート電極
１０３−１、および１０３−２の下を介した、ソース／
ドレイン領域１０ｇ−１同土間、あるいは１．０８−２
同土間のリークの発生の防止効果を高くすることができ
る。 尚、上記酸化膜薄膜化領域１０４−１、および１０４−
２の形成方法は、フィールド酸化膜１０２を形成する選
択酸化工程時、酸化膜薄膜化領域に対し、耐酸化性膜で
ある窒化膜を残留させればよい。さらに、０ＭＯ８製造
工程での、例えばｎチャネル型ＭＯＳＦＥＴのｐ型ソー
ス／ドレイン領域１１０−１、および１１０−２形成時
のイオン注入工程のような、高濃度の不純物導入工程を
利用して、ｐ型反転防止層１０５−１、および１０５−
２、あるいはｐ型ガートバンド層］１１を形成すること
もできる。このようにして形成すれば、この発明の第１
の実施例に係わる半導体装置は、工程数を増加させるこ
となく製造することができる。また、ｎチャネル型ＭＯ
ＳＦＥＴのゲート端の酸化膜薄膜化領域の酸化膜につい
ては、能動素子領域１０５−１表面上に形成されるゲー
ト酸化膜を利用してもよいし、別に、フィールド酸化膜
１０２より薄い、新たな酸化膜を形成しても構わない。 次に、第２の実施例について、第２図（ａ）および第２
図（ｂ）を参照して説明する。。 第２図（ａ）は、この発明の第２の実施例に関わる半導
体装置の平面図、第２図（ｂ）は、第２図（ａ）に示す
Ｂ−Ｂ’線に沿う断面図である。 第２図（ａ）、および第２図（ｂ）に示すように、例え
ば「】型半導体基板２０１内に、第２図（ｂ）に図示さ
れるｐ型ウェル領域２０２が形成されている。さらに、
このｐ型ウェル領域２０２の形成されたｎ型半導体基板
２０１の表面には、素子分離領域として、フィールド酸
化膜２０３が選択的に形成されている。このフィールド
酸化膜２０３によって、分離された能動素子領域２０６
−２内には、第２図（ａ）に図示するｎ型ソース／ドレ
イン領域２０８が形成されている。 このｎ型ソース／ドレイン領域２０８のチャネル長方向
の端には、上記ｐ型ウェル領域２０２より、不純物濃度
の高いｐ型反転防止層２０９が形成されている。この反
転防止層２０９上のフィールド酸化膜２０３は、第１の
実施例同様に薄膜化されている。すなわちｎチャネル型
ＭＯＳＦＥＴのゲート端部の酸化膜は薄膜化されている
。例えば後述するゲート酸化膜２０４と同じ程度の厚さ
となっている。一方、能動素子領域２０６−２表面には
、膜厚の薄い、ゲート酸化膜２０４が形成されている。 さらに、このゲート酸化膜２０４が形成された能動素子
領域２０６−１と、上記フィールド酸化膜２０３上には
、ゲート電極２０５−１、および２０５−２が形成され
ている。このゲート電極２０５−１．２０５−２のフリ
ンジ部分（ゲート電極２０５−１、 ２０５−２のうち
、チャネルから外れたフィールド酸化８２０３上に形成
されている部分）は、その周囲を、フィールド酸化膜２
０３の膜厚の薄い、酸化膜薄膜化領域２０６−１と、ｎ
チャネル型ＭＯＳＦＥＴのゲート端の酸化膜が薄膜化さ
れた領域によって、実質的に囲まれている。さらに、ゲ
ート電極２０５−１と、２０５−２との間には、フィー
ルド酸化膜２０３が薄い、酸化膜薄膜化領域２０６−１
が形成されている。これらの酸化膜が薄い領域のうち、
酸化膜薄膜化領域２０．６−１の下には、上記ｐ型反転
防止層２０９より、不純物濃度の高いｐ型ガートバンド
２０７が形成されている。また、ｎチャネル型ＭＯＳＦ
ＥＴのゲート端の酸化膜が薄膜化された領域の下には、
上述したように、ｐ型反転防止層２０９が形成されてい
る。 このような構造を持つ第２の実施例によれば、ｐ型ガー
トバンド２０７上には、酸化膜薄膜化領域２０６−１が
形成されている。このことから、第１の実施例同様、放
射線被爆後、上記ゲート電極２０５−１、および２０５
−２が高電位になったとしても反転することはなく、異
なる能動素子同土間に発生するリークをカットすること
ができる。また、ゲート電極２０５−１．２０５−２の
フリンジ部分は、酸化膜薄膜化領域２０６−１の下に形
成されたガートバンド２０７、およびゲート端の酸化膜
が薄膜化された領域の下に形成されたｐ型反転防止層２
０９によって実質的に囲まれている。このことから、放
射線被爆後、ゲート電極２０５−１、あるいは２０５−
２のフリンジ部分の下に形成される反転層を介した、ｎ
型ソース／ドレイン領域２０８同土間に発生するリーク
もカットすることが可能となる。 尚、このような第２の実施例に係わる半導体装置の製造
方法も、第１の実施例同様、酸化膜を薄膜化する領域、
すなわち、酸化膜薄膜化領域２０６−１、および能動素
子領域２０６−２に対し、耐酸化性膜である窒化膜を残
留させて酸化をおこな行なえばよい。さらに、ＣＭＯ３
製造工程での、例えばｐチャネル型ＭＯＳＦＥＴのｐ型
ソース／ドレイン領域形成時のイオン注入工程のような
、高濃度の不純物導入工程を利用して、ｐ型反転防止層
２０９、あるいはｐ型ガートバンド層２０７を形成する
こともできる。このようにして形成すれば、この発明の
第１の実施例に係わる半導体装置は、工程数を増加させ
ることなく製造することができる。また、ｎチャネル型
ＭＯＳＦＥＴのゲート端の酸化膜薄膜化領域の酸化膜に
ついては、上記第２の実施例のように、能動素子領域２
０６−２表面上に形成されるゲート酸化膜２０４を利用
してもよいし、別に、フィールド酸化膜２０３より薄い
、新たな酸化膜を形成しても構わない。 ［発明の効果］ 以上説明したようにこの発明によれば、放射線に起因す
るリーク電流の発生を防止でき、放射線が多量に存在す
る環境下でも正常に動作しうる、信頼性の高い半導体装
置が提供される。
に互いに分離され、かつ近接して存在する少なくとも２
つの導体層を持つ半導体装置において、上記互いに近接
して存在する導体層間の下部に、上記素子分離絶縁膜を
介して存在する第１のｐ帯領域が設けられ、この第１の
ｐ型領域内にこの第１のｐ帯領域より不純物濃度の高い
第２のｐ型拡散領域が形成され、かつ、この第２のｐ型
拡散領域の上部に存在する上記少なくとも２つの導体層
間にある素子分離絶縁膜が薄膜化されていることを特徴
とする。 （作用） 上記のような半導体装置にあっては、素子分離絶縁股上
に互いに近接して存在する導体層間の下部の第１のｐ型
拡散領域内に、この第１のｐ型拡散領域よりも、不純物
濃度の高い第２のｐ型拡散領域を設け、かつ、この第２
のｐ型拡散領域上の素子分離絶縁膜の膜厚を薄く設定す
ることによって、この領域で、反転層がカットされるの
で、上記互いに近接して存在する導体層間の下部の反転
層同士が、互いに接触することはなくなる。 （実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体装置について説明する。 第１図（ａ）は、この発明の第１の実施例に関わる半導
体装置の平面図、第１図（ｂ）は、第１図（ａ）に示す
Ａ−Ａ’線に沿う断面図である。 この第１の実施例は、この発明をＣＭＯＳゲートアレイ
に適用した場合を例にとって説明している。 第１図（ａ）、および第１図（ｂ）に示すように、例え
ばｎ型半導体基板１０１内には、ｐ型ウェル領域１０１
′が形成されている。このｐ型ウェル領域１０１′が形
成されているｎ型半導体基板１０１の表面には、素子分
離領域として、素子絶縁のために必要な酸化膜の膜厚を
持つフィールド酸化膜１０２が、選択的に形成されてい
る。このフィールド酸化膜１０２によって分離された領
域には、酸化膜の膜厚が薄い領域、すなわち、能動素子
領域１．０５−１．１０５−２．１０６−１、および１
０６−２が形成されている。これらの能動素子領域のう
ち、ｐ型つェル領域り０１′上に形成されている１０５
−１、および１０５−２には、ｎチャネル型ＭＯＳＦＥ
Ｔが形成される。したがって、図示されない薄い酸化膜
の下部のｐ型ウェル領域１０１′内には、ｎ型拡散領域
であるソース／ドレイン領域１０８−１、および１０８
−２が形成されている。さらに、このｎ型ソース／ドレ
イン領域１０８−１．１０８−２のゲート長方向の端に
は、ｐ型ウェル領域より、不純物濃度の高いｐ型反転防
止層１０９−１、および１０９−２が形成されている。 このｐ型反転防止層１０９−１、および１０９−２上に
存在する図示されない酸化膜は薄膜化されている。すな
わち、ｎチャネル型ＭＯＳＦＥＴのゲート端部に存在し
ている酸化膜は薄膜化されている。 一方、ｎ型半導体基板１０１に形成される能動素子領域
１０６−１、および１０６−２には、ｐチャネル型ＭＯ
ＳＦＥＴが形成される。したがって、図示されない薄い
酸化膜の下部には、ｎ型拡散領域であるソース／ドレイ
ン領域１．１０−１、および１１０〜２が形成されてい
る。また、上記能動素子領域１０５−１．１０５−２．
１０６−１、および１０６−２、およびフィールド酸化
Ｈ１０２上には、ゲートアレイのゲート電極１０Ｂ−１
、および１０３−２が形成されている。これらのゲート
電極１０３−１、および１０３−２が、上記フィールド
酸化膜上１０２上で、互いに近接している部分では、フ
ィールド酸化膜１０２の膜厚が薄い、酸化膜薄膜化領域
１０４−１が形成されている。また、ｐ型ウェル領域１
０１′と、ｎ型半導体基板１０１との境界１０７上にも
、同様に酸化膜薄膜化領域１０４−２が形成されている
。これらの酸化膜薄膜化領域１０４−１上部のｐ型ウェ
ル領域、並びに１０４−２の下部のｐ型ウェル領域１０
１′およびｎ型半導体基板１０１には、上記ｐ型反転防
止層１０９−１、および１０９−２より、不純物濃度の
高い、ｐ型ガートバンド１１１が形成されている。 このような、この第１の実施例によれば、例えばゲート
アレイのような、フィールド酸化膜１０２上に、異なる
ゲート電極同士が互いに近接して存在する半導体装置に
おいて、この互いのゲート電極１０３−１と、ゲート電
極１０３−２との間に、酸化膜薄膜化領域１０４−１を
設け、この酸化膜薄膜化領域１０４−１の下に不純物濃
度の高いｐ型ガートバンド１１１を形成している。 この酸化膜薄膜化領域１０４−１は、例えばγ線のよう
な放射線を被爆した後でも、電子−正孔対の発生量は少
ない。このことから、この下に形成されるｐ型ガートバ
ンド１１１は、十分な反転耐性を有することができる。 したがって、この第１の実施例に係わる半導体装置では
、例えばγ線のような放射線を被爆後、互いに近接して
存在するゲート電極１０Ｂ−１、および１０３−２が高
電位になったとしても、これらのゲート電極１０３−１
と、１０３−２との間に反転層が互いに接触して形成さ
れることはない。すなわち、放射線被爆後でも、異なる
能動素子間に、リークを発生することなく、常に、安定
した動作が得られるようになる。また、ＣＭＯＳゲート
アレイでは、ｐ型ウェル領域１０１′と、ｎ型半導体基
板１０１との境界にも、上記のような、酸化膜薄膜化領
域１０４−２を設け、この下部に、ｐ型ガートバンド１
１１を設けることによって、反転層形成によるｎ型領域
と、ｎチャネル型ＭＯ５ＦＥＴとのパンチスルーを防止
することができる。このパンチスルー防止の効果、特に
放射線被爆後のパンチスルー防止の効果は、ガートバン
ド１１１の上部の酸化膜が薄膜化されていることによっ
て、例えばγ線の被爆による電子−正孔対の発生量が少
ないことから高い。さらに、この実施例では、ｎチャネ
ル型ＭＯＳＦＥＴが形成される能動素子領域１０５−１
、および１０５−２に設けられているｐ型反転防止層１
０９−１、および１０９−２上のフィールド酸化膜１０
２をも薄膜化している。このように、ｐ型反転防止層１
０９−１、および１０９−２上の酸化膜も、同様に薄膜
化されていることから、このｐ型反転防止層１０９−１
、および１０９−２は、放射線被爆後でも、ゲート電極
１０３−１、および１０３−２の下を介した、ソース／
ドレイン領域１０ｇ−１同土間、あるいは１．０８−２
同土間のリークの発生の防止効果を高くすることができ
る。 尚、上記酸化膜薄膜化領域１０４−１、および１０４−
２の形成方法は、フィールド酸化膜１０２を形成する選
択酸化工程時、酸化膜薄膜化領域に対し、耐酸化性膜で
ある窒化膜を残留させればよい。さらに、０ＭＯ８製造
工程での、例えばｎチャネル型ＭＯＳＦＥＴのｐ型ソー
ス／ドレイン領域１１０−１、および１１０−２形成時
のイオン注入工程のような、高濃度の不純物導入工程を
利用して、ｐ型反転防止層１０５−１、および１０５−
２、あるいはｐ型ガートバンド層］１１を形成すること
もできる。このようにして形成すれば、この発明の第１
の実施例に係わる半導体装置は、工程数を増加させるこ
となく製造することができる。また、ｎチャネル型ＭＯ
ＳＦＥＴのゲート端の酸化膜薄膜化領域の酸化膜につい
ては、能動素子領域１０５−１表面上に形成されるゲー
ト酸化膜を利用してもよいし、別に、フィールド酸化膜
１０２より薄い、新たな酸化膜を形成しても構わない。 次に、第２の実施例について、第２図（ａ）および第２
図（ｂ）を参照して説明する。。 第２図（ａ）は、この発明の第２の実施例に関わる半導
体装置の平面図、第２図（ｂ）は、第２図（ａ）に示す
Ｂ−Ｂ’線に沿う断面図である。 第２図（ａ）、および第２図（ｂ）に示すように、例え
ば「】型半導体基板２０１内に、第２図（ｂ）に図示さ
れるｐ型ウェル領域２０２が形成されている。さらに、
このｐ型ウェル領域２０２の形成されたｎ型半導体基板
２０１の表面には、素子分離領域として、フィールド酸
化膜２０３が選択的に形成されている。このフィールド
酸化膜２０３によって、分離された能動素子領域２０６
−２内には、第２図（ａ）に図示するｎ型ソース／ドレ
イン領域２０８が形成されている。 このｎ型ソース／ドレイン領域２０８のチャネル長方向
の端には、上記ｐ型ウェル領域２０２より、不純物濃度
の高いｐ型反転防止層２０９が形成されている。この反
転防止層２０９上のフィールド酸化膜２０３は、第１の
実施例同様に薄膜化されている。すなわちｎチャネル型
ＭＯＳＦＥＴのゲート端部の酸化膜は薄膜化されている
。例えば後述するゲート酸化膜２０４と同じ程度の厚さ
となっている。一方、能動素子領域２０６−２表面には
、膜厚の薄い、ゲート酸化膜２０４が形成されている。 さらに、このゲート酸化膜２０４が形成された能動素子
領域２０６−１と、上記フィールド酸化膜２０３上には
、ゲート電極２０５−１、および２０５−２が形成され
ている。このゲート電極２０５−１．２０５−２のフリ
ンジ部分（ゲート電極２０５−１、 ２０５−２のうち
、チャネルから外れたフィールド酸化８２０３上に形成
されている部分）は、その周囲を、フィールド酸化膜２
０３の膜厚の薄い、酸化膜薄膜化領域２０６−１と、ｎ
チャネル型ＭＯＳＦＥＴのゲート端の酸化膜が薄膜化さ
れた領域によって、実質的に囲まれている。さらに、ゲ
ート電極２０５−１と、２０５−２との間には、フィー
ルド酸化膜２０３が薄い、酸化膜薄膜化領域２０６−１
が形成されている。これらの酸化膜が薄い領域のうち、
酸化膜薄膜化領域２０．６−１の下には、上記ｐ型反転
防止層２０９より、不純物濃度の高いｐ型ガートバンド
２０７が形成されている。また、ｎチャネル型ＭＯＳＦ
ＥＴのゲート端の酸化膜が薄膜化された領域の下には、
上述したように、ｐ型反転防止層２０９が形成されてい
る。 このような構造を持つ第２の実施例によれば、ｐ型ガー
トバンド２０７上には、酸化膜薄膜化領域２０６−１が
形成されている。このことから、第１の実施例同様、放
射線被爆後、上記ゲート電極２０５−１、および２０５
−２が高電位になったとしても反転することはなく、異
なる能動素子同土間に発生するリークをカットすること
ができる。また、ゲート電極２０５−１．２０５−２の
フリンジ部分は、酸化膜薄膜化領域２０６−１の下に形
成されたガートバンド２０７、およびゲート端の酸化膜
が薄膜化された領域の下に形成されたｐ型反転防止層２
０９によって実質的に囲まれている。このことから、放
射線被爆後、ゲート電極２０５−１、あるいは２０５−
２のフリンジ部分の下に形成される反転層を介した、ｎ
型ソース／ドレイン領域２０８同土間に発生するリーク
もカットすることが可能となる。 尚、このような第２の実施例に係わる半導体装置の製造
方法も、第１の実施例同様、酸化膜を薄膜化する領域、
すなわち、酸化膜薄膜化領域２０６−１、および能動素
子領域２０６−２に対し、耐酸化性膜である窒化膜を残
留させて酸化をおこな行なえばよい。さらに、ＣＭＯ３
製造工程での、例えばｐチャネル型ＭＯＳＦＥＴのｐ型
ソース／ドレイン領域形成時のイオン注入工程のような
、高濃度の不純物導入工程を利用して、ｐ型反転防止層
２０９、あるいはｐ型ガートバンド層２０７を形成する
こともできる。このようにして形成すれば、この発明の
第１の実施例に係わる半導体装置は、工程数を増加させ
ることなく製造することができる。また、ｎチャネル型
ＭＯＳＦＥＴのゲート端の酸化膜薄膜化領域の酸化膜に
ついては、上記第２の実施例のように、能動素子領域２
０６−２表面上に形成されるゲート酸化膜２０４を利用
してもよいし、別に、フィールド酸化膜２０３より薄い
、新たな酸化膜を形成しても構わない。 ［発明の効果］ 以上説明したようにこの発明によれば、放射線に起因す
るリーク電流の発生を防止でき、放射線が多量に存在す
る環境下でも正常に動作しうる、信頼性の高い半導体装
置が提供される。
第１図（ａ）はこの発明の第１の実施例に係わる半導体
装置の平面図、第１図（ｂ）は第１図（ａ）に示すＡ−
Ａ’線に沿う断面図、第２図（ａ）はこの発明の第２の
実施例に係わる半導体装置の平面図、第２図（ｂ）は第
２図（ａ）に示すＢ−Ｂ’線に沿う断面図である。 １０１・・・ｎ型半導体基板、１０１′・・・ｐ型ウェ
ル領域、１０２・・・フィールド酸化膜、１０３−１，
１０３−２・・・ゲート、１０４−１゜１０４−２・・
・酸化膜薄膜化領域、１０５−１゜１０５−２，１０６
−１，１０６−２・・・能動素子領域、１０７・・・境
界線、１０８−１゜１０８−２・・・ｎ型ソース／ドレ
イン領域、１０９−１，１０９−２・・・ｐ型反転防止
層、１１０−１，１１０−２・・・ｐ型ソース／ドレイ
ン領域、１１１・・・ｐ型ガートバンド、２０１・・・
ｎ型半導体基板、２０２・・・ｐ型ウェル領域、２０３
・・・フィールド酸化膜、２０４・・・ゲート酸化膜、
２０５−１，２０５−２・・・ゲート、２０６−１・・
・酸化膜薄膜化領域、２０６−２・・・能動素子領域、
２０７・・・ｐ型ガートバンド、２０８・・・ｎ型ソー
ス／ドレイン領域、２０９・・・ｐ型反転防止層、２１
０・・・境界線。 出願人代理人 弁理士 鈴江武彦 弔 図 （ａ） 第 ］ 図（ｂ）
装置の平面図、第１図（ｂ）は第１図（ａ）に示すＡ−
Ａ’線に沿う断面図、第２図（ａ）はこの発明の第２の
実施例に係わる半導体装置の平面図、第２図（ｂ）は第
２図（ａ）に示すＢ−Ｂ’線に沿う断面図である。 １０１・・・ｎ型半導体基板、１０１′・・・ｐ型ウェ
ル領域、１０２・・・フィールド酸化膜、１０３−１，
１０３−２・・・ゲート、１０４−１゜１０４−２・・
・酸化膜薄膜化領域、１０５−１゜１０５−２，１０６
−１，１０６−２・・・能動素子領域、１０７・・・境
界線、１０８−１゜１０８−２・・・ｎ型ソース／ドレ
イン領域、１０９−１，１０９−２・・・ｐ型反転防止
層、１１０−１，１１０−２・・・ｐ型ソース／ドレイ
ン領域、１１１・・・ｐ型ガートバンド、２０１・・・
ｎ型半導体基板、２０２・・・ｐ型ウェル領域、２０３
・・・フィールド酸化膜、２０４・・・ゲート酸化膜、
２０５−１，２０５−２・・・ゲート、２０６−１・・
・酸化膜薄膜化領域、２０６−２・・・能動素子領域、
２０７・・・ｐ型ガートバンド、２０８・・・ｎ型ソー
ス／ドレイン領域、２０９・・・ｐ型反転防止層、２１
０・・・境界線。 出願人代理人 弁理士 鈴江武彦 弔 図 （ａ） 第 ］ 図（ｂ）
Claims (4)
- （１）素子分離絶縁膜上に互いに分離され、かつ近接し
て存在する少なくとも２つの導体層を持つ半導体装置に
おいて、上記互いに近接して存在する導体層間の下部に
、上記素子分離絶縁膜を介して存在する第１のｐ型領域
が設けられ、この第１のｐ型領域内にこの第１のｐ型領
域より不純物濃度の高い第２のｐ型拡散領域が形成され
、かつこの第２のｐ型拡散領域の上部に存在する上記少
なくとも２つの導体層間にある素子分離絶縁膜が薄膜化
されていることを特徴とする半導体装置。 - （２）前記第１のｐ型領域内には、ｎチャネル型ＭＯＳ
ＦＥＴが形成され、この第１のｐ型領域は、ｐチャネル
型ＭＯＳＦＥＴが形成されるｎ型基板中にＣＭＯＳ構造
形成のためのｐ型ウェル領域として形成され、このｎ型
基板と、ｐ型ウェルとの境界上に、前記第２のｐ型拡散
領域が形成され、かつ、この第２のｐ型領域の上部に存
在する上記素子分離絶縁膜が薄膜化されていることを特
徴とする請求項（１）記載の半導体装置。 - （３）前記ｎチャネル型ＭＯＳＦＥＴのゲート電極のう
ちチャネルから外れたフリンジ部分の周囲を、実質的に
囲むように、前記第２のｐ型拡散領域が形成されている
ことを特徴とする請求項（２）記載の半導体装置。 - （４）前記ｎチャネル型ＭＯＳＦＥＴは、ゲート電極端
部のチャネルに面した部分の絶縁膜が薄膜化され、この
下にはｐ型反転防止層が形成されていることを特徴とす
る請求項（２）記載の半導体装置。
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|---|---|---|---|
| JP1088730A JPH079932B2 (ja) | 1989-04-07 | 1989-04-07 | 半導体装置 |
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| DE69033187T DE69033187T2 (de) | 1989-04-07 | 1990-04-05 | Strahlungsresistente Halbleiterstruktur |
| CA002014048A CA2014048C (en) | 1989-04-07 | 1990-04-06 | Semiconductor device isolation |
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| JPH079932B2 JPH079932B2 (ja) | 1995-02-01 |
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106571A (ja) * | 1993-10-08 | 1995-04-21 | Nec Corp | 半導体装置 |
| US5670816A (en) * | 1989-04-07 | 1997-09-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3689505B2 (ja) * | 1995-11-01 | 2005-08-31 | キヤノン株式会社 | 半導体装置の作製方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124150A (ja) * | 1984-11-20 | 1986-06-11 | Nec Corp | 半導体集積回路装置 |
| JPS61164265A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | Ｍｉｓ型半導体集積回路装置 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3338758A (en) * | 1964-12-31 | 1967-08-29 | Fairchild Camera Instr Co | Surface gradient protected high breakdown junctions |
| JPS5694768A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Semiconductor memory device |
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| JPS602782B2 (ja) * | 1982-06-30 | 1985-01-23 | 富士通株式会社 | 半導体記憶装置 |
-
1989
- 1989-04-07 JP JP1088730A patent/JPH079932B2/ja not_active Expired - Fee Related
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1990
- 1990-04-05 DE DE69033187T patent/DE69033187T2/de not_active Expired - Fee Related
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- 1990-04-06 KR KR1019900004736A patent/KR930003559B1/ko not_active IP Right Cessation
- 1990-04-06 CA CA002014048A patent/CA2014048C/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61124150A (ja) * | 1984-11-20 | 1986-06-11 | Nec Corp | 半導体集積回路装置 |
| JPS61164265A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | Ｍｉｓ型半導体集積回路装置 |
| JPS625654A (ja) * | 1985-03-22 | 1987-01-12 | Nec Corp | 半導体集積回路装置及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670816A (en) * | 1989-04-07 | 1997-09-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH07106571A (ja) * | 1993-10-08 | 1995-04-21 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
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| CA2014048A1 (en) | 1990-10-07 |
| EP0391420B1 (en) | 1999-06-30 |
| EP0391420A3 (en) | 1991-04-17 |
| EP0391420A2 (en) | 1990-10-10 |
| JPH079932B2 (ja) | 1995-02-01 |
| CA2014048C (en) | 1994-12-20 |
| DE69033187D1 (de) | 1999-08-05 |
| KR900017179A (ko) | 1990-11-15 |
| KR930003559B1 (ko) | 1993-05-06 |
| DE69033187T2 (de) | 1999-12-02 |
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|---|---|---|---|
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