JPH02264462A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、内部基板バイアス発生回路を内蔵した半導
体記憶装置において、半導体基板に与える基板バイアス
と、入力部、センスアンプのトランスファゲート部、メ
モリアレ４部の基板に与える基板バイアスが異なる半導
体記憶装置構造の形成に関するものである。 〔従来の技術〕 以下、従来の半導体装置の入力保護回路及びセンスアン
プ、メモリ七ル回路について項目を分けて説明する。 （Ａ）従来の半導体記憶装置の入力保護回路の囲路図を
第４図に示す。図において（１７）は外部入力、（１８
）は保護用抵抗、（１９）は保護用Ａ１ゲー））フンジ
スタ、（２０）は寄生的に形成されるｐｏｐ）フンジス
タで、コレクタには電源電圧Ｖｃｃ　（１５）、ベース
には半導体基板に印加される基板バイアスＶＢＢＩ（２
１）が印加される。（１６）はグランド電位Ｇ！ｉＤで
ある。第４図の回路を実際に半導体基板上に形成し、そ
の槓断面図を示したのが第５図である。第５図で（１５
）〜（１８）　、　　（２１）は第４図に示したものと
同等である。（１ｍ）はｐ−の半導体基板で、ｎ十拡散
領域（１２ｊ）を通じて、基板バイアスＷａｉｔ　（２
１）が印加されている＝　（ｌｉａ）〜（ｌｌｑ）　、
　（ｌｌｊ）はＴ３”ｔ−散領域（１２ｃ　）〜（１２
ｇ）を分離するための酸化膜ＳｉＯ２であり、また（１
４ａ）　、　（１４ｂ）は「拡散領域（以下ロウエルを
記す）であるｏｎ＋拡散領域（１２ｃ）　〜（１２ｑ）
はコラエル（１４ａ）、　（１４ｂ）を電源電圧Ｖｃａ
　（１５）に固定する。また（１３ａ）（１３ｂ）はＡ
１配線で酸化膜５ｉ０２　（ｌｌｃ）　（ｌｉｄ）と共
に、第４図の入力の保護用Ａ１ゲートフィールドトフン
ジスタ（１９）を構成している。通常、上記のように半
導体基板（ｌａ）にはグランド電位Ｇ　Ｎ　Ｄ　（１６
）に対し、負の基板バイアスＶＢＢＩ　（２１，）が印
加され、集積回路の高速化などが図られるようにしであ
る。入力保護回路の動作自体とこの発明とは関係ないの
で、ここでは省略する （Ｂ）第６図は従来の半導体記憶装置のセンスアンプ、
メモリセルアレイ回路の一部を示す回路図である。図に
おいて（３ｉ　ａ　）　＋　（３１ｂ　）はセンスアン
プ、（２ａ）（２ｃ）はビット線、（２ｂ）　、　　（
２ａ）は？７１線、ビット線（２ａ）、　　（２ａ）、
ビット線（２ｂ）、　　（２ｄ）の電位を出力アンプま
で伝達するためのＶＯ線（４ａ）及びめ線（４ｂ）はｒ
ｌｏ　）フンスフアゲ−）　（３ａ）、　（３ｂ）、　
（３ｃ）（３ｄ）を介してつながっている。Ｉｌｏ　）
フンスフアゲ−）　（３ａ）、　（３ｂ）　、　（３ｃ
）、　（３ｄ）のゲートにはビット線（３ａ）、　　（
３ｃ）及びビット線（３ｂ）、　　（３ｄ）による対を
選択するためのコラム（ｃｏｌｕｍｎ　％列ン選択信号
１（５ａ）、コラム選択信号２　（５ｂ）が入力され、
更に、ビット線（３ｇ）、　　（３ｃ）とメモリセルキ
ャノ（シタ（８ａ）（８ｂ）の間には、メモリセルトラ
ンスファゲート（７ａ）　＋　（７ｂ）が接続され、更
に、メモリセルトランスファゲート（７ａ）、　　（７
ｂ）のゲートにはメモリセルキャパシタ（８ａ　）　、
　　（８ｂ）のいずれかを選択するためのワード線１（
６）が接続されている。次に動作について説明する。通
常メモリセルキャパシタ（８ａ）のデータを読み出すと
き、ワード線１（６）が、ＬｏｗからＨｉｊｈ状態へと
立ち上がることで、メモリセルキャパシタ（８ａ）の蓄
積電荷がビット線（２ａ）に現われる。このときビット
線（２ｂ）側にもつながる（７ａ）。 （８ａ）の同じ構成のダミーメモリセル、トランスファ
ゲート、及びトランスファゲートのゲートにつながるダ
ミーワード線が立ち上がることでダミーセルのレベルも
「口線上に現われる。なおこのときはまたコラム選択信
号１　（５ａ）はＬｏｗ状態である。ビット、？ヲ］線
上にメモリセル（８ａ）及びダミーセルのレベルが現わ
れ、更に、センスアンプを活性化させることでビット、
ビットの電位Ｖべ〜は更に増幅されメモリセルのデータ
はＨｌｊｈあるいはＬｏｗ状態として、ビット線上に現
われる。仮にビット線のレベルが阻ｙｈであれば、ビッ
ト側はＬｏｗ状態となる。当然、逆の場合もある。この
ようにビット線（ｋ”／）線）の電位レベルが最終的に
確定した状態でコラム選択信号１　（５ａ）を立ち上げ
るとＬ１０トランスフアゲ−）　（３ａ）、　　（３ｂ
）を介してビット、ビットのレベルがＶＯ線（４ａ）、
力線（４ｂ）Ｋ伝達され、更にＩ１０線（４ａ）、Ｉｌ
ｏ　＃！　（＋ｂ）Ｏレベルが、更に続く、プリアンプ
、メインアンプそして、最終的な出力として外部に出て
行く。 （Ｃ）第９図は第６図のメモリセルキャパシタ（８ａ）
。 （８ｂ）、メモリセルトランスフアゲ−）　（７ａ）　
（７ｂ）、ワード線１（６）、ビット線（２ａ）、　（
２ａ）、ｒ７ゴ線（２ｂ）ｌ　　（２ｄ）について、半
導体基板（１ａ）上に形成した従来のデＶ−す形メモリ
セルの横断面図を示も図において（１ａ）はｐ型の半導
体基板、（１３）はＡ１ビット線、（１２ａ）、　（１
２ｂ）はｏ霊歌領域で、ポリシリコンで成るワード線（
１０ｂ）と共に第６図のメモリセルトランスファゲート
（７ａ）　＋　　（７ｂ）を構成している。 （１０ａ）、　（１０ｃ）を隣接するトランスファゲー
トのワード線である。 第９図ではメモリセルキャパシタ（８）はポリシリコン
で形成されるｉ極（９）、更に酸化膜５ｉ０２　（１１
）、ｎ＋拡散領域（１２ｂ）で形成されるｎ”　−８１
０２−ポリシリコンなる構成のキャパシタンスによって
その働きを示す、第７図は第６図に示すＩｌｏ　）フン
スフアゲ−）　（３ａ）〜（３ｄ）の構成を示す横断面
図である。図においてｒｌＯｄ）はグー）　、（ｌ１ｇ
）は酸化膜８１０２、（１２ｈ）、　（１２１）はＤ十
拡散領域、（１ａ）は半導体基板である。 第７図に示すようにＩｌｏ、・トランスファゲート（３
ａ）〜（３ｄ）は半導体基板（１Ｂ）上に形成された酸
化ＩＩＩＩ　８１０２　（１１０、ｒｓ＋拡散領域（１
２ｈ）、　（１２１）グー）　（１０ｄ）より成る電界
効果形トツン′ジスタ（ｌＩｉＯＳトヲンジスタ）とな
っている。

【発明が解決しようとする課題】

以下、従来の技術で述べた項目別に述べる。 （Ａ）入力保護回路について 従来の入力保護回路は第５図のように構成されているの
で、ｐ型の半導体基板（１ａ）に印加されている基板バ
イアスＶＢＢ１（２１）を例えば−１ｖとしたときに、
外部入力（１７）に印加される信号のアンダシュートが
−１（Ｖ）−Ｖｒ〜）、（ただし、Ｖｆはｒ十拡散領域
（１２ｅ）とｐ型の半導体基板（１ａ）で形成されるｐ
ｎダイオードの順方向ターンオン電圧とする）を越えた
とき、半導体基板（１ａ）からｎ十拡散領域（１２ｅ）
を介して、更に外部入力（１７）側へと電流が流れ、そ
の方向とは逆向きに、半導体基板（ｌａ　）側へと電子
の注入が発生する。こうして半導体基板（１ａ）へと注
入された電子は第９図に示すようなメモリセルキャパシ
タ（８）領域へと拡散して行き、メモリセルキャパシタ
（８）に蓄積された情報を破壊したりする問題がある。 更にこのような問題に対処するために、基板バイアスＶ
ｅｓｌ（２１）のレベルを負側に大きくすることも考え
られるが、このとき半導体基板（１８）上に形成される
回路ノードのｒ十拡散領域（１２ｂ）とｐ型の半導体基
板（ｌａ）によって構成される寄生ＩＸＩダイケートの
逆方向リーク電流が大きくなり、ひいては、半導体集積
回路のスタンドバイ時や、動作時の電源電流を大きくす
るなどの問題を生ずる。 （Ｂ）センスアンプ、メモリセルアレイ回路について第
６図において、ビットＭｌ　（２ａ）、　（２ａ）及び
？７１線（２ｂ）、　（２ａ）電位をＶＯ線（４ａ）、
０勺線（４ｂ）に伝えるｖｏ　トランスフアゲ−）　＜
３ａ）　＋　（３ｂ）　＋　（３ｃ）　１（３ｄ）のし
きい値電圧ｖｔｈにアンバランスがあると、すなわちビ
ット線（３ａ）、　　（３ｃ）、ビット線（３ｂ）、　
　（３ｄ）につながる例えばＩｌｏ　）フンスフアゲー
ト（３ａ）　、　（３ｂ）のしきい値電圧ｖｔｈにアン
バランスがあった場合、更にその上、センスアンプ（３
１ａ）の動作が完全に終了して、ビット線（３ａ）、　
　（３ｃ）、ビット線（３ｂ）　。 （３ｄ）のレベルが確定していない状顔で、コラム選択
信号１　（５ｍ）が立ち上がるとビット線（３ａ）、　
　（３ａ）？７１線（３ｂ）　、　　（３ａ）のレベル
がＩ１０線（４ａ）、久’ｈｂ）に伝わる際、センスア
ンプ（３１ａ）、　（３１ｂ）の誤動作につながり、更
に、データの反転が起り、間違ったデータがＩ１０線（
４ａ）、面線（４ｂ）上に現われる。このような不良症
状を呈する半導体記憶装置について第８因は基板バイア
スＶｅＢ＋　（２１）を負側に大きくして行く程電源電
圧Ｖｃａ　（１５）の下限方向の動作マージンが拡がる
ことを示している。これはＩＶＢＲＩ　Ｉを大きくする
ことで第７図のように構成されている工１０トランスフ
ァゲートのしきい値電圧ｖｔｈが大きくなり、（基板バ
イアス変調効果）、ビット１ｍ　（３ａ）、　　（３ｃ
）、？ヲ］線（３ｂ）　、　　（３ｄ）と、■１０線（
４ａ）、め線（４ｂ）とをつなぐタイミングが遅れるこ
とでセンスアンプ（３１ａｅ　＋　（３１ｂ）が正常動
作ビット線（３ａ）　（３ｃ）、ビット＃ｉ　（３ｂ）
　（３ｄ）のレベルが正しく確定してから、そのデータ
をンＯ１ｍ　（４ａ）列線（４ｂ）に伝えることが可能
になったための効果であるうしかし、このように基板バ
イアスＶ＋ｕｓ＋　（２１）を負側に大きくすることは
先に述べたように１回路の各ノードで形成される寄生Ｉ
ＸＩダイオードの逆方向リーク電流を大きくし、電源電
流の増大、メモリセルキャパシタ（８ａ）、　　（８ｂ
）の蓄積電荷の保持時間（リフレッシュ時間）の減少を
来たしてしまう問題点がある。また、第７図のＩｌｏ　
）フンスフアゲートのグー）（１０ｄ）の長さを大きく
したりしてに１０　）ランスファゲートしきい値電圧Ｖ
ｔｈを上げるなどの方法もあるが、弊害として、外部か
らのデータ書き込みに要する時間が増大し、正常に書き
込みができなくなったりするなどの問題点があった。 （Ｃ）従来のプレーナ形メモリセルについて。第９図に
おいてｐ型の半導体基板（ｌａ）に印加される基板バイ
アスＶａｓｔ　（２１）が負側に大きい場合、メモリセ
ルキャパシタ（８）領域の部分に形成されるｎ十拡散領
域１（１２ｂ）とｐ型の半導体基板（ｌａ）の寄生ｐｎ
ダイオードのｐ側に負の電圧が掛かることになりよって
メモリセルキャパシタ（８）に蓄積された電荷が消失し
、メモリセルキャバＶり（８）の蓄積電荷の保持時間（
リフレッシュ時間）の減少につながるなどの問題点があ
った。 この発明は上記のような問題点を解決するためになされ
たもので下記の事項を達成できる半導体記憶装置を得る
ことを目的とする。 （Ａ）入力保護回路については、 外部入力のアンダシュートが大きい場合でも、消費電流
をそれほど大きくすることなく、電子のインジェクショ
ンを防止できること。 （Ｂ）センスアンプ、メモリセルアレイ回路については Ｌｌｏ　）ランスファゲートのしきい値電圧ｖｔｈのパ
フツキがあってもトランジスタサイズの変更をすること
なしに正常のデータ読み出し、書き込みのできること。 （Ｃ）プレーナ型メモリセルについてはメモリセルのリ
フレッシュ時間の減少を防止できること。 ［課題を解決するための手段〕 この発明に係る半導体記憶装置は、入力のアンダークニ
ートによる電子のインジェクション防止Ｉ１０　）フン
スフアゲートのしきい値電圧ｖｔｈの／＜２７１ＰＫ！
る誤動作、メモリセルキャパシタノリフレッシュ時間の
減少防止を達成するために、複数の基板バイアスを半導
体基板の各々の領域にそれぞれ印加するようにしたもの
である。 〔作用〕 この発明に係る半導体記憶装置は、入力のアンダシュー
トによ゛る電子のインジェクション、カドランスファゲ
ートのしきい値電圧ｖｔｈのバフツキによる誤動作、メ
モリセルキヤバＶりのリフレッシュ時間の減少防止を達
成できる。 〔実施例〕 以下、この発明に係る半導体集積回路装置の一実施例を
図について説明する。第１図は入力保護回路の構成を示
す横断面図、第２図はＩｌｏ　）フンスフアゲートの構
成を示す横断面図、第３図はブレーナ形メモリセルの構
成を示す横断面図である。 図において（ｌａ）　、　（１１）　、　（ｌｌａ）〜
（ｌｌｆ）　、　（１２ｄ）　〜（１２ｊ）　、　（１
３ａ）　、　（１３ｂ）　、　（１４ａ）　、　（１４
ｂ）　、　（１５）　〜（１８）は第４図及び第５図の
従来例に示したものと同等である。（１ｂ）は基板、（
１２ａ　）　〜（１２ｃ　）　、　（１２ｋ）　〜（１
２＋ｎ）はり十拡散領域、（２２）は基板バイア　”　
ＶＢＢ！、（４０）は酸化膜ＳｉＯ２である。第１図の
回路が従来例の第５図と相違する点は、入力保護回路の
基板（１ｂ）と半導体基板（ｌａ）とを酸化Ｍ！　５ｉ
Ｏｚ（ｌｌａ）で分離し、更１１Ｃ−ｐｍｆ）基板（ｌ
ｂ）にはり÷拡散領域（１２ｋ）を介して第２の基板バ
イアスＶＢＦ＋２　（２２）を印加したことが特徴であ
る。これによって半導体基板（ｌａ　）には、消１Ｉｔ
ＩＥ流低減のため比較的小さい負電位の基板バイアスＶ
ＢＢＩ　（２１）を印加しておき、さらに、酸化膜５１
ｏ２（ｌｌａ）によって分離した入力保護回路部の基板
（Ｉｂ）には入力のアンダシュートによるインジェクシ
ョンが起こらない程度の大きい負電位を印加することが
できる。 こういう構成をとることで従来のように半導体基板全体
の基板バイアスを大きくし、消費電流の増大を招くとい
う問題がなくなる。 また第２図においてもＴＪ’Ｏ）フンスフアゲート部の
基板（ｌｂ）とその他の半導体基板（１ａ）を酸化膜ｓ
ｔａｇ　（４０）で分離し半導体基板（１ａ）に与える
基板バイアスＶＢ！１１　（２１）と、基板（ｌｂ）Ｋ
ａ別Ｍ統（Ｆｌ［／（イアスＶａｓｔ　（２２）を印加
しているのが特徴でＬｌｏ　）フンスフアゲートのトラ
ンジスタのしきい値電圧ｖｔｈのバフツキなども、基板
（Ｉｂ）のみの基板バイアスｌｎｕ　（２２）を任意に
調整してやる仁とで、Ｌ１０トツンスファゲートのトラ
ンジスタのゲート長、ゲート幅などのパラメータを変更
することなく、基板バイアス変調効果で、データの読み
出し、書き込みの際の誤動作を防止できる。 第３因はメモリセル部の基板（１ｂ）と半導体基板（ｌ
ａ）を酸化膜８１０２　（４０）で分離し、上記同様基
板バイア　スＶＲＢＩ　（２１）、基板バイアス’ｊＢ
Ｂｚ　（２２＞の２系統を印加できるようにしたもので
ある。この場合、高速化などのために、周辺回路部の回
路ノードの接合容量を小さくするため基板バイアスＶＢ
８１　（２１）、基板バイアスＶＢＢ２　（２２）はで
きるだけ負に大きくしないが、メモリセル部については
その影響で寄生ダイオードの逆方向リーク、リフレッシ
ュ時間の低下へもつながるが、この発明によれば、メモ
リセル部のみ、基板バイアスＶＢＢＳ　（２１）　、基
板バイアスＶａａｚ　（２２）を小さくできるので、リ
フレッシュの低下などの問題は解消できる。 なお、上記実施例では絶縁膜として酸化膜ＳｉＯ２を使
用するものを示したが、絶＆！膜としてＳｉ３Ｎ４ある
いは高抵抗ポリシリコンであっても同様の効果を奏する
。 〔発明の効果］ 以上のように、この発明によれば内部基板バイアス発生
回路を備えた半導体記憶装置において、低消費電力、か
つ入力のアンダシュートに強い、あるいはし′０トヲン
ス７アゲートのトヲンジスタの寸法を変更することなく
、その、しきい値電圧Ｖｔｈ、あるいは高速化を維持し
つつ、リフレッシュの低下しない半導体記憶装置を実現
できる。

【図面の簡単な説明】

第１図ないし第３図はこの発明に係る半導体集積回路装
置の半導体記憶装置の一実施例に関するもので、第１図
は入力保護回路の構成を示す横断面図、第２図はＩｌｏ
　）フンスフアゲートの構成を示す横断面図、第３図は
デＶ−す形メモリセルの構成を示す横断面図である。第
４図ないし第９図は従来の半導体記憶装置に係るもので
、第４図は入力保護回路の回路図、第５図は第４図の回
路を構成した半導体基板の横断面図、第６図はセンスア
ンプ、メモリセルアレイ回路の一部を示す回路図、第７
図はＩｌｏ　）フンスフアゲートの構成を示す横断面図
、第８図は基板バイアスＶＢＢＩと電源電圧Ｖｃｃとの
関係を示すグラフ、第９図はブレーナ形メモリセルの横
断面図である。 図において、（１ａ）は半導体基板、（１ｂ）は基板、
（１１）　、　（ｌｌａ）〜（ｌｉ）　、　（４０）は
酸化膜５ｉ０２、（１２ａ　）　〜（１２ｍ）はｔ拡散
領域、（１３ａ）　、　（１３ｂ）はＡ１配線、（１４
ａ）。 （１４ｂ）はＤ−拡散領域、（１５）は電源電圧Ｖｃｃ
、（１６）はグランド電位ＧＮＤ、（１７）は外部入力
、（１８）は保護用抵抗、（２１）は基板バイアスマＢ
ＲＩ　、　（２２）は基板バイアスＶＢＢ　２である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）半導体集積回路装置において、上記装置を形成す
   る半導体基板と上記半導体基板内の任意の半導体領域は
   、上記半導体基板と、ＳｉＯ＿２なる絶縁酸化膜によつ
   て電気的にしゃ断され、上記任意の半導体領域と上記半
   導体基板には異なる電位のバイアス電位が印加されてい
   ることを特徴とする半導体集積回路装置。