JPH0224712A - データ処理回路 - Google Patents
データ処理回路Info
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- JPH0224712A JPH0224712A JP63175838A JP17583888A JPH0224712A JP H0224712 A JPH0224712 A JP H0224712A JP 63175838 A JP63175838 A JP 63175838A JP 17583888 A JP17583888 A JP 17583888A JP H0224712 A JPH0224712 A JP H0224712A
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- Japan
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- circuit
- clock
- frequency
- load
- data processing
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- 238000001514 detection method Methods 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000015654 memory Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Control By Computers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理回路に係り、特にクロックに同期し
てデータ処理動作を行なうデータ処理回路に関する。
てデータ処理動作を行なうデータ処理回路に関する。
電源を電池から得る可搬式電子機器に設けられたデータ
処理回路においては、電池の寿命をできるだけ長くする
ために、消費電力を極力節約することが必要とされる。
処理回路においては、電池の寿命をできるだけ長くする
ために、消費電力を極力節約することが必要とされる。
従来のデータ処理回路は、中央処理装！ （ＣＰＵ）、
メモリなどからなる同期式回路がクロック発生回路より
のクロックに同期して動作してデータ処理を行なう構成
とされていた。
メモリなどからなる同期式回路がクロック発生回路より
のクロックに同期して動作してデータ処理を行なう構成
とされていた。
ここで、上記のクロックはデータ量が最大（負荷最大）
のときでも処理可能な周波数に設定されており、かつ、
一定周波数であった。
のときでも処理可能な周波数に設定されており、かつ、
一定周波数であった。
しかるに、従来のデータ処理回路では入力されるデータ
の単位時間当りのデータ量が変化する場合にもクロック
周波数が一定であったため、単位時間当りのデータ量が
少ないときには（負荷が小さいときには）クロック周波
数が必要以上に＾過ぎることがあった。
の単位時間当りのデータ量が変化する場合にもクロック
周波数が一定であったため、単位時間当りのデータ量が
少ないときには（負荷が小さいときには）クロック周波
数が必要以上に＾過ぎることがあった。
ここで、同期式回路で使用されるＴＴＬ（トランジスタ
・トランジスタ・ロジック）回路や０Ｍ０８回路の動作
周波数と消費電力の関係は第３図に示す如くになり、い
ずれも動作周波数、すなわちクロック周波数が高くなる
と消費電力が多くなる。なお、第３図中、Ｎ−ＴＴＬは
通常のＴＴＬ回路、ＬＳ−ＴＴＬはローパワー・ショッ
トキー型ＴＴＬ回路、ＡＬＳ−ＴＴ１回路はアドバンス
ト・ローパワー・ショットキー型ＴＴＬ回路、ＣＭＯ８
は０Ｍ０８回路を示す。
・トランジスタ・ロジック）回路や０Ｍ０８回路の動作
周波数と消費電力の関係は第３図に示す如くになり、い
ずれも動作周波数、すなわちクロック周波数が高くなる
と消費電力が多くなる。なお、第３図中、Ｎ−ＴＴＬは
通常のＴＴＬ回路、ＬＳ−ＴＴＬはローパワー・ショッ
トキー型ＴＴＬ回路、ＡＬＳ−ＴＴ１回路はアドバンス
ト・ローパワー・ショットキー型ＴＴＬ回路、ＣＭＯ８
は０Ｍ０８回路を示す。
このため、従来のデータ処理回路は負荷が小さいときに
は、クロック周波数が必要以上に高く、無駄な電力を消
費してしまうという欠点があった。
は、クロック周波数が必要以上に高く、無駄な電力を消
費してしまうという欠点があった。
本発明は上記の点に鑑みてなされたもので、消費電力を
低減化できるデータ処理回路を提供することを目的とす
る。
低減化できるデータ処理回路を提供することを目的とす
る。
第１図は本発明の原理ブロック図を示す。同図中、１は
クロック発生回路で、外部１ｉｌｌｔｌｌ信号により周
波数が可変されるクロックパルスを発生する。
クロック発生回路で、外部１ｉｌｌｔｌｌ信号により周
波数が可変されるクロックパルスを発生する。
２は同期式回路で、クロックパルスに同期したデータ処
理動作を行なう。
理動作を行なう。
３は負荷検出回路で、同期式回路２の負荷の大きさを検
出する。４はクロック制御回路で、負荷に応じてクロッ
ク発生回路１の出力クロック周波数を可変制御する制御
信号を出力する。
出する。４はクロック制御回路で、負荷に応じてクロッ
ク発生回路１の出力クロック周波数を可変制御する制御
信号を出力する。
（作用）
負荷検出回路３により検出された負荷が相対的に小さい
ときには、クロック発生回路１から相対的に低周波数と
されたクロックパルスが取り出され、また負荷が相対的
に大なるときはクロック発生回路１から相対的に高周波
数とされたクロックパルスが取り出される。
ときには、クロック発生回路１から相対的に低周波数と
されたクロックパルスが取り出され、また負荷が相対的
に大なるときはクロック発生回路１から相対的に高周波
数とされたクロックパルスが取り出される。
従って、クロック周波数は負荷の大きさに応じた適正な
周波数に保たれ、従来の固定のクロック周波数では高す
ぎてしまうような負荷が小さいときには、クロック周波
数を低くすることができる。
周波数に保たれ、従来の固定のクロック周波数では高す
ぎてしまうような負荷が小さいときには、クロック周波
数を低くすることができる。
第２図は本発明の一実施例のブロック図を示す。
同図中、第１図と同一構成部分には同一符号を付しであ
る。第２図において、６は水晶発振器、７はプログラマ
ブル分周器で、これらはクロック発生回路１を構成して
いる。水晶発振器６は周波数安定度の極めて高い単一周
波数を発振出力する。
る。第２図において、６は水晶発振器、７はプログラマ
ブル分周器で、これらはクロック発生回路１を構成して
いる。水晶発振器６は周波数安定度の極めて高い単一周
波数を発振出力する。
また、プログラマブル分周器７は外部制御信号により分
周比が可変制御される。
周比が可変制御される。
８はマイクロプロセッサユニット（以下ＭＰＵと記す）
、９及び１０は夫々メモリ、１１は端末で、これらは同
期式回路２とクロック制御回路４とを共用した構成とさ
れている。ＭＰＵ８はそのソフトウェアプログラムによ
り、りＯツク制御回路４を実現する。メモリ９．１０に
は処理途中のデータが一時記憶される。
、９及び１０は夫々メモリ、１１は端末で、これらは同
期式回路２とクロック制御回路４とを共用した構成とさ
れている。ＭＰＵ８はそのソフトウェアプログラムによ
り、りＯツク制御回路４を実現する。メモリ９．１０に
は処理途中のデータが一時記憶される。
また、バッファ１２及びデータ量検出回路１３は負荷検
出回路３を構成しており、ＭＰＵ８、メモリ９．１０．
Ｇ末１１とバス１４を介して接続されている。バッファ
１２は処理すべきデータが供給され、これを−旦蓄積し
た侵、バス１４を介してＭＰＵ８やメモリ９，１０に供
給する。
出回路３を構成しており、ＭＰＵ８、メモリ９．１０．
Ｇ末１１とバス１４を介して接続されている。バッファ
１２は処理すべきデータが供給され、これを−旦蓄積し
た侵、バス１４を介してＭＰＵ８やメモリ９，１０に供
給する。
次に上記の構成の動作について説明する。プログラマブ
ル分周器７により水晶発振器１の出力パルスを分周して
得られたパルスはクロックパルスとしてＭＰｔＪ８に供
給される。ＭＰＵ８はこのクロックパルスに同期して処
理動作を行なう。
ル分周器７により水晶発振器１の出力パルスを分周して
得られたパルスはクロックパルスとしてＭＰｔＪ８に供
給される。ＭＰＵ８はこのクロックパルスに同期して処
理動作を行なう。
一方、外部入力データはバッファ１２に一旦蓄積される
。データ量検出回路１３はこのバッファ１２の単位時間
当りの蓄積量を検出し、その検出結果をバス１４へ送出
する。
。データ量検出回路１３はこのバッファ１２の単位時間
当りの蓄積量を検出し、その検出結果をバス１４へ送出
する。
ＭＰｔＪ８はこのデータ量検出結果に基づきプログラマ
ブル分周器７の分周比を可変するための制御信号を出力
すると共に、バッファ１２からのデータの処理を行なう
。上記データ量が少ないときは低速な処理で十分なので
、ＭＰｔＪ８はプログラマブル分周器７の分周比を大き
くしてクロック周波数を低くする。一方、上記データ量
が多いとぎは高速処理が必要なので、ＭＰＵ８はプログ
ラマブル分周器７の分周比を小さくしてクロック周波数
を高くする。
ブル分周器７の分周比を可変するための制御信号を出力
すると共に、バッファ１２からのデータの処理を行なう
。上記データ量が少ないときは低速な処理で十分なので
、ＭＰｔＪ８はプログラマブル分周器７の分周比を大き
くしてクロック周波数を低くする。一方、上記データ量
が多いとぎは高速処理が必要なので、ＭＰＵ８はプログ
ラマブル分周器７の分周比を小さくしてクロック周波数
を高くする。
なお、ＭＰＵ８は負荷検出回路３を重ねることもでき、
例えばメモリ９と１０間のデータ転送の場合は分周比を
１とする制御信号を出力してクロック周波数を最高周波
数として、最高のスピードでデータ転送する。
例えばメモリ９と１０間のデータ転送の場合は分周比を
１とする制御信号を出力してクロック周波数を最高周波
数として、最高のスピードでデータ転送する。
他方、ＭＰｔＪ８は端末１１からのデータ入力の場合は
プログラマブル分周器７の分周比を大きくし、クロック
周波数を低くする。これにより、低消費電力で、かつ、
必要十分なスピードでの動作が可能となる。
プログラマブル分周器７の分周比を大きくし、クロック
周波数を低くする。これにより、低消費電力で、かつ、
必要十分なスピードでの動作が可能となる。
（発明の効果）
上述の如く、本発明によれば、低速なデータ処理で十分
な負荷が小なるときには、クロック周波数を低くするよ
うにしたので、負荷の大きさに無関係にクロック周波数
が一定の従来回路に比べて消費電力を節約でき、移動端
末など電池を電源とする電子機器に適用して特に好適で
ある等の特長を有するものである。
な負荷が小なるときには、クロック周波数を低くするよ
うにしたので、負荷の大きさに無関係にクロック周波数
が一定の従来回路に比べて消費電力を節約でき、移動端
末など電池を電源とする電子機器に適用して特に好適で
ある等の特長を有するものである。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例のブロック図、第３図は動作
周波数と消費電力の関係を示す図である。 図において、 １はクロック発生回路、 ２は同期式回路、 ３は負荷検出回路、 ４はクロック制御回路、 １２はバッファ、 １３はデータ量検出回路 を示す。 ｍ１図 第３図
周波数と消費電力の関係を示す図である。 図において、 １はクロック発生回路、 ２は同期式回路、 ３は負荷検出回路、 ４はクロック制御回路、 １２はバッファ、 １３はデータ量検出回路 を示す。 ｍ１図 第３図
Claims (1)
- 【特許請求の範囲】 外部制御信号により周波数が可変されるクロックパルス
を発生するクロック発生回路（１）と、上記クロックパ
ルスが供給され、該クロックパルスに同期したデータ処
理動作を行なう同期式回路（２）と、 該同期式回路（２）の負荷の大きさを検出する負荷検出
回路（３）と、 該負荷検出回路（３）により検出された負荷の大きさに
応じて前記クロック発生回路（１）の出力クロックパル
スの周波数を変化させる制御信号を出力するクロック制
御回路（４）とよりなることを特徴とするデータ処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175838A JPH0224712A (ja) | 1988-07-14 | 1988-07-14 | データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63175838A JPH0224712A (ja) | 1988-07-14 | 1988-07-14 | データ処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0224712A true JPH0224712A (ja) | 1990-01-26 |
Family
ID=16003099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63175838A Pending JPH0224712A (ja) | 1988-07-14 | 1988-07-14 | データ処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0224712A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0419894A (ja) * | 1990-05-14 | 1992-01-23 | Nec Corp | エラスティックストア回路 |
| JPH0462610A (ja) * | 1990-06-29 | 1992-02-27 | Sharp Corp | データ通信装置 |
| US6014132A (en) * | 1990-11-20 | 2000-01-11 | Canon Kabushiki Kaisha | Electronic device |
| JP2007233881A (ja) * | 2006-03-03 | 2007-09-13 | Fujitsu Ltd | 動作速度制御プログラム、動作速度制御装置、動作速度制御方法 |
| US7929843B2 (en) * | 2005-09-02 | 2011-04-19 | Sony Corporation | System, method, computer program product for data reproduction with a frequency of a fixed clock signal higher than for variable clock signals |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995624A (ja) * | 1982-11-24 | 1984-06-01 | Matsushita Electric Ind Co Ltd | コンピユ−タの消費電力低減装置 |
| JPS62293331A (ja) * | 1986-06-12 | 1987-12-19 | Mitsubishi Electric Corp | デ−タ処理装置 |
-
1988
- 1988-07-14 JP JP63175838A patent/JPH0224712A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995624A (ja) * | 1982-11-24 | 1984-06-01 | Matsushita Electric Ind Co Ltd | コンピユ−タの消費電力低減装置 |
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| JP2007233881A (ja) * | 2006-03-03 | 2007-09-13 | Fujitsu Ltd | 動作速度制御プログラム、動作速度制御装置、動作速度制御方法 |
| JP4732195B2 (ja) * | 2006-03-03 | 2011-07-27 | 富士通株式会社 | 制御プログラム、制御装置、制御方法 |
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