JPH02246622A - 多重積分型ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ１発明の概要 Ｃ１従来の技術 り１発明が解決しようとする課題 Ｅ０課題を解決するための手段 Ｆ１作用 Ｇ、実施例 Ｇ１実施例の構成（第１図） Ｇ１．実施例の作用と応用例（第２図、第３図）Ｂ９発
明の効果 Ａ、産業上の利用分野 本発明は、高速に行う積分と緩やかに行う積分の複数積
分動作を縦続に行うことによりＡ／Ｄ変換を時間短縮し
て行う多重積分型Ａ／Ｄ変換装置に関するものである。

Ｂ４発明の概要 本発明は、高速に行う積分と緩やかに行う積分の複数積
分動作の積分のカーブを切り換えてＡ／Ｄ変換を行う多
重積分型Ａ／Ｄ変換装置において、アナログ入力に対応
した電荷の積分を、一定電荷量を単位として単位放電す
ることによって行う単位放電回路を、その一定電荷量を
変え得るように複数個備え、その積分値が所定レベルと
なったことを検出して、上記単位放電回路を切り換えて
積分カーブを切り換えるときに、その単位放電回路の切
り換えを上記単位放電による積分の過渡応答が終了した
タイミングで行い、Ａ／Ｄ変換は上記単位放電の回数を
計数して行うことにより、Ａ／Ｄ変換精度が積分時間に
依存しないようにし、積分カーブの切り換えを時間の誤
差によるＡ／Ｄ変換誤差を無くしてＡ／Ｄ変換の精度を
向上させたものである。

Ｃ１従来の技術 従来より、ディジタルオーディオ機器の分野において、
低価格でありかつ比較的変換速度が速い多重積分型のＡ
／Ｄ　（アナログ／ディジタル）変換器か用いられてい
る。第４図は従来例の多重積分型Ａ／Ｄ変換装置の回路
構成図である。この従来例の多重積分型Ａ／Ｄ変換装置
は、特開昭５８−１００５３６号公報や特開昭５８−１
６４３１８号公報に開示されているように、アナログ入
力信号を積分してその積分時間を計数しディジタル値に
変換する際に、そのディジタル値の精度に影響のない上
位ビットの決定は急速な積分で高速に行い、精度に影響
する下位ビットの決定は緩挿かに積分で精度良く行うも
のである。これを第４図で説明すると、まず、アナログ
入力信号に対応する電荷を積分器１０１を構成するコン
デンサｃ１ｏｌにスイッチＳ、。、をオンに制御して蓄
え、次に基準電流源の一つである電流源１０２をスイッ
チＳ１゜、で選択して積分器１０１の入力側に接続し、
上記電荷を急速に放電して急速なカーブで積分し、その
間の時間をカウンタ１０４により基準クロック信号を計
数して計測する。この計数は、比較器１０３において積
分器１０１の積分値Ｖ０が所定のリファレンス電圧Ｖ１
となるまで行い、カウンタ１０４の計数値によってディ
ジタル値の上位ビットを高速に決定している。続いて、
上記比較器１０３により、積分値■。かりファレンス電
圧Ｖ。

以下となったことが判定されると、制御回路１０５は、
スイッチＳ　ｌ（ｌをオフにスイッチＳ１゜、をオンに
制御して積分器１０１の入力側に接続する基準電流源を
電流源１０６に切り換える。電流源１０６の電流値は電
流源１０２よりも小さく設定してあり、積分器＋０１は
前よりも暖やかなカーブで積分を行うことになる。この
間の時間らカウンタ１０７により基準クロックを計数し
て計測し、その計数は比較器１０８によって積分器１０
１の積分値Ｖ。がＶｔになるまで行う。このカウンタ１
０７の計数値によってディジタル値の下位ビットを精度
良く決定している。

Ｄ１発明が解決しようとする課題 しかしながら、上記従来の技術における多重積分型Ａ／
Ｄ変換装置では、Ａ／Ｄ変換の精度が積分時間の計測の
精度に依存することとなり、積分カーブの切り換え時の
タイミングの誤差がＡ／Ｄ変換の精度を悪くするという
問題点があった。即ち、第４図で説明すると、スイッチ
Ｓ　１（Ｉ２のオフ制御とスイッチＳ１゜、のオン制御
によって電流源１０２を電流源１０６に切り換えて積分
器１０１の積分カーブを変えるわけであるが、上記スイ
ッチＳ　ＩＧ、、１０３の制御は積分器ｌｏｔの積分値
を用い比較器１０３を用いてアナログ信号で行うため、
これらに使用している演算増幅器等の温度や経時変化に
よるドリフトおよび電源変動等によって、切り換え時の
タイミングに誤差が生じ、この誤差がディジタル値の下
位ビット決定のための積分時間を変動させてＡ／Ｄ変換
精度を悪化させる。Ａ／Ｄ変換誤差は、ディジタルオー
ディオの分野においてはあまり問題とはならないが、計
測の分野においては測定の精度に影響するため問題とな
る。

このため、多重積分型のＡ／Ｄ変換装置は、大量に生産
され比較的高速で安価であるにもかかわらず、その用途
が限られていた。

本発明は２、上記問題点を解決するために創案されたも
ので、多重積分による高速変換を維持しながら、Ａ／Ｄ
変換精度が積分時間に依存しないようにして、積分カー
ブの切り換え時等の時間誤差によってＡ／Ｄ変換精度が
影響を受けないようにし、Ａ／Ｄ変換装置の向上を図っ
た多重積分型Ａ／Ｄ変換装置を提供することを目的とす
る。

８１課題を解決するための手段 上記の目的を達成するための本発明の多重積分型Ａ／Ｄ
変換装置の構成は、 アナログ入力信号に対応した電荷を蓄積しその電荷の単
位放電により積分を行う積分回路を備え、容量回路と電
位源とを有し該容量回路を該電位源と上記積分回路の入
力側とに交互に接続して上記電荷の単位放電を該容量回
路の容量値と該電位源で決まる一定電荷量を単位として
行う複数個の単位放電回路を切り換えにより該一定電荷
量が変わり得るように設け、 比較回路を有し上記積分回路の積分値を基準値と比較し
てその比較判定結果に基づき上記複数個の単位放電回路
の切り換えを上記一定電荷量が次第に小さくなるなるよ
うに且つ上記単位放電の過渡現象の終了した時機に行う
切り換え制御回路を備え、 上記単位放電の回数を計数してアナログ入力信号をディ
ジタル化するディジタル化回路を備えることを特徴とす
る。

Ｆ１作用 本発明は、アナログ入力信号に対応して積分回路に蓄積
した電荷を、複数個の単位放電回路を切り換えて、始め
は大きな単位電荷量で放電して上位ビット決定の積分を
高速に行ってゆき、次第に小さい単位電荷量で放電して
下位ビットの積分を緩やかに精度良く行い、その単位放
電の回数を計数してディジタル化する。このとき、単位
放電回路の切り換えを単位放電時の過渡現象の終了した
変化の無い時機に行い、その切り換えが以降の単位放電
回路の単位放電による積分に影響しないようにするとと
もに、ディジタル化に際しては、単位放電回数の計数で
行うことによって、従来のようにその精度が積分時間等
の計測精度に依存するのを排除し、切り換え時等の時間
誤差によってディジタル化の精度が影響されないように
する。

Ｇ、実施例 以下、本発明の実施例を図面に基づいて詳細に説明する
。

Ｇ１．実施例の構成（第１図） 第１図は本発明の一実施例を示す多重積分型Ａ／Ｄ変換
装置の回路構成図である。本実施例は２重積分の場合を
例とする。本実施例は、アナログ入力信号Ｖｉｎに対応
した電荷を蓄積しその電荷の単位放電により積分を行う
積分回路ｌと、大きな単位電荷量で上記単位放電を行う
単位放電回路２と、小さな単位電荷量で上記単位放電を
行う単位放電回路３と、積分回路ｌの積分値出力が所定
値になったかを比較判定して単位放電回路ｌから単位放
電回路２へ動作を切り換えるとともに積分の終了を判定
してディジタル化の動作を制御する切り換え制御回路４
と、上記単位放電の回数を計数してアナログ入力信号Ｖ
ｔｎをディジタル化するディジタル化回路５とから構成
する。

積分回路１は、演算増幅器（以下オペアンプと記す）１
１．コンデンサＣ８１人力抵抗Ｒム０．帰還抵抗Ｒｒ、
サンプリングスイッチＳＷｌで構成する。コンデンサＣ
ｘはオペアンプ１１の出力端子と反転入力端子−の間に
接続する。人力抵抗Ｒ１は、一端にアナログ入力信号■
、。を接続し、他端をサンプリングスイッチＳ　Ｗ　ｒ
を介してオペアンプ１１の反転入力端子−に接続する。

帰還抵抗Ｒｒは、オペアンプ１１の出力端子と入力抵抗
Ｒ０の他端の間を接続する。オペアンプ１１の非反転入
力端子＋は、回路電源のグランドへ接続する。サンプリ
ングスイッチＳＷ１は、アナログスイッチ素子等で構成
され、切り換え制御回路４から所定周期で送出されるサ
ンプリングパルスＰ、によってオンに制御され、アナロ
グ信号Ｖｔｎに対応した電荷をコンデンサＣｘに蓄積さ
せる。抵抗Ｒ，，Ｒ１は、オペアンプ１１のダイナミッ
クレンジいっばいで安定な積分動作が行えるように、オ
ペアンプ１１のゲインを定める値に設定する。

単位放電回路２は、コンデンサＣ１と２極切り換え型の
スイッチＳＷ、と電位源■８とから構成する。コンデン
サＣＩは一端を回路電源のグランドへ接続し、他端をス
イッチＳ　Ｗ　ｔのコモン側へ接続する。電位源ＶＲは
後記する単位放電回路３と共用するものとし、そのマイ
ナス（＝）側をグランドへ接続し、プラス（＋）側をス
イッチＳＷ。

一方の切り換え端子ａ側へ接続する。スイッチＳＷ、他
方の切り換え端子す側は、積分回路ｌのオペアンプ１に
の反転入力端子−側へ接続する。単位放電回路３は、コ
ンデンサＣ２と２極切り換え型のスイッチＳＷ３と上記
と共用の電位源ＶＲとから構成する。コンデンサＣ１は
一端を回路電源のグランドへ接続し、他端をスイッチＳ
　Ｗ　ｓのコモン側へ接続する。電位源■□は前記した
単位放電回路２と共用するものとし、そのプラス（＋）
側をスイッチＳＷ３の一方の切り換え端子ａ′側へ接続
する。スイッチＳＷ３の他方の切り換え端子ｂ′側は、
積分回路ｌのオペアンプ１１の反転入力端子−側へ接続
する。スイッチＳＷ、およびスイッチＳＷ、は、切り換
え制御回路４によって、いずれか一方がａ（ａ’）側と
ｂ（ｂ’）側に周期的に切り換え制御され、ａ（ａ’）
側において電位源■８からコンデンサＣ，（Ｃ，）の容
量値で決まる一定電荷量を充電し、ｂ（ｂ’）に切り換
えられたときに、積分回路１のコンデンサＣ−に蓄積さ
れている電荷をその一定電荷量を単位として単位放電さ
せる。ここで、変換するディジタル値の上位ビット数を
ｍとし、下位ビット数をｎとすると、各コンデンサの容
量値は、Ｃｘ−２Ｍ″・０１−２′″１・Ｃ１の関係を
満足するように決定する。

例えば、上位ビット数が４で下位ビット数が４の合計８
ビツトの分解能を有するＡ／Ｄ変換機能を持たせるもの
とすれば、各コンデンサの容量比は、ｃｌｌ：ｃ、：ｃ
、＝ｌ　：１６　：２５６となるよつにする。

切り換え制御回路４は、比較回路４１と、比較回路４２
と、各比較回路４１．４２の比較判定結果から単位放電
回路２．３の切り換えのタイミングを調整するＤ型フリ
ップフロップ４３．４４と、単位放電回路２のスイッチ
Ｓ　Ｗ　ｔを制御する制御パルスＰ１を作成する論理回
路４５と、単位放電回路３のスイッチＳ　Ｗ　ｓを制御
する制御パルスＰ。

を作成する論理回路４６と、クロック信号ＧＫやサンプ
リングパルスＰｓを発生するタイミング発生回路４７と
から構成する。

比較回路４１はオペアンプ等で構成し、その非反転入力
端子＋側に積分回路ｌの積分値出力Ｖ０を接続し、その
反転入力端子−側にリファレンス電圧源■１を接続する
。比較回路４１は、積分値■。が電圧ｖｌ以下になった
ことを検出し、その検出信号Ｓ１をフリップフロップ４
３へ送出する機能を有し、論理回路４５．４６に対し、
そのフリップフロップ４３を通して単位放電回路２の動
作を単位放電回路３の動作に切り換えるよう指示する。

比較回路４２も同様にオペアンプ等で構成し、その非反
転入力端子＋側に積分回路ｌの積分値出力■。を接続し
、その反転入力端子−側にリファレンス電圧源Ｖ、を接
続する。比較回路４２は、積分値Ｖ。が電圧Ｖ　＊　（
Ｖ　＊　＜　Ｖ　＋　）以下になったことを検出し、そ
の検出信号Ｓ！をフリップフロップ４４へ送出する機能
を有し、論理回路４６に対し、そのフリップフロップ４
４を通してＡ／Ｄ変換動作の終了を指示する。

フリップフロップ４３のＤ入力端子には比較回路４１の
検出信号Ｓ、を接続し、そのクロック端子にはタイミン
グ発生回路４７のクロック信号ＣＫをインバータ４８で
反転した信号ＯＫを接続する。これにより、検出信号Ｓ
Ｉはクロック信号ＣＫの立ち下がりのタイミングで保持
されて、その正論理出力端子Ｑから単位放電回路の切り
変えを指示する信号Ｓｌ′　として論理回路４５．４６
へ送出される。同様にして、フリップフロップ４４のＤ
入力端子には、比較回路４２の検出信号Ｓ。

を接続し、そのクロック端子には上記したタイミング発
生回路４７のクロック信号ＧＫをインバータ４８で反転
した信号ＣＫを接続する。これにより、検出信号Ｓ、は
クロック信号ＣＫの立ち下がりのタイミングで保持され
て、その正論理出力端子ＱからＡ／Ｄ変換の終了を示す
信号Ｓｔ’　として論理回路４６へ送出される。フリッ
プフロップ４３．４４のクロック端子に人力する信号は
、単位放電による過渡現象が終了するタイミングに判定
結果Ｓｒ、Ｓｔを出力するためのものであり、クロック
信号ＣＫをさらに高周波信号から分周して作成し、クロ
ック信号ＧＫの周期の最後の分周区間のさらに後半の信
号を作成して上記反転信号ＣＫに代えても良い。

論理回路４５は、上記信号Ｓ＋’　とサンプリングパル
スＰ８の否定論理信号（ｐｓ）とクロック信号ＧＫのＡ
ＮＤ論理をとったパルス信号Ｐｌで前述の単位放電回路
２のスイッチＳＷ、を制御する。

これにより、積分回路１は、アナログ入力信号に対応し
た電荷がサンプリングパルスＰ、で保持された後、その
積分値出力Ｖ。が■１になるまで、単位放電回路２によ
り、電位源ＶＲとコンデンサＣ９の容量で決まる一定電
荷量を単位として単位放電され、クロック信号ＣＫのタ
イミングで間欠的かつ階段状に急速なカーブで積分を行
う。論理回路４６は、上記信号Ｓｔ’　と信号Ｓ、′の
否定論理信号（ｓ、’）とサンプリングパルスＰＳの否
定論理信号（ｐｇ）とクロック信号ＧＫのＡＮＤ論理を
とったパルス信号Ｐ、で、前述の単位放電回路３のスイ
ッチＳ　Ｗ　ｓを制御する。これにより、積分回路１は
、その積分値出力■。が■１以下となった以降からＶ、
になるまで、単位放電回路３により、電位源ｖｌＩとコ
ンデンサＣ１の容量で決まる一定電荷量を単位として単
位放電され、クロック信号ＣＫのタイミングで間欠的か
つ段階状に緩やかなカーブで積分を行う。

ディジタル化回路５は、ｍビットのカウンタ５１と、ｎ
ビットのカウンタ５２と、各カウンタの出力を保持し出
力するためのラッチまたはシフトレジスタ（代表してレ
ジスタと記す）５３とから構成する。カウンタ５１のア
ップカウント入力端子Ｕｐには論理回路４５のパルス信
号ＰＩをＯＲゲート５４を介して接続し、カウンタ５２
のアップカウント入力端子Ｕｐには論理回路４６のパル
ス信号Ｐ、を接続し、それぞれ積分における単位放電の
回数を計数する。カウンタ５２のキャリー信号はＯＲゲ
ート５４を介してカウンタ５にのアップカウント入力端
子に入力する。カウンタ５１のｍビットのカウンタ出力
はアナログ入力信号を変換したディジタル値の上位ｍビ
ットを形成し、カウンタ５２のｎビットのカウンタ出力
はそのディジタル値の下位ｎビットを形成する。これら
はレジスタ５３に変換終了のタイミングで保持され、ラ
ッチであればパラレルに、シフトレジスタであればシリ
アルに後段へ送出できる。

Ｇｙ、実施例の作用と応用例（第２図、第３図）以上の
ように構成した実施例の作用を第２図。

第３図を参照して述べる。第２図は本実施例における各
即動作波形図、第３図はより詳細な動作説明用のタイミ
ングチャートである。

まず、タイミング発生回路４７は、一定周期でパルス幅
１１のサンプリングパルスＰｓを発生し、積分回路１の
サンプリングスイッチＳＷ１を１．の期間だけオンに制
御する。この期間において、積分回路１はコンデンサＣ
ｘにアナログ入力信号Ｖｔｎに対応した電荷を蓄積する
。サンプリングスイッチＳ　Ｗ　＋がオフになると、最
初に単位放電回路２のスイッチＳＷ、が、論理回路４５
のスイッチング用パルス信号Ｐ１によりクロック信号Ｃ
Ｋのハイレベル側でｂ側（積分回路ｌ側）に、ローレベ
ル側でλ側（電位源ＶＲ側）にスイッチング制御される
。これによって、コンデンサＣｘに蓄積された電荷は比
較的大きな一定電荷量で単位放電されて、階段状に積分
が行なわれる。このときの単位放電の回数すなわちパル
ス信号Ｐ１の立ち上がりをカウンタ５１で計数し、ディ
ジタル化における上位ｍビットを決定する。１回の単位
放電の電荷量△Ｑは、△Ｑ　−Ｖ　ａ−Ｃｔ　＝△ｖｏ
−Ｃｘであるから、−回の単位放電による積分変化値△
■。は、△Ｖ　ｏ　＝　Ｖ　Ｒ中ＣＩ／Ｃｘとなり、こ
こでＣ，＝２″′・Ｃ１に設定しているので、△Ｖ、＝
ＶＲ／２”となる。この上位ビット決定のための単位放
電回路２による単位放電は、積分値ｖ０がＶ１以下にな
ったことが比較回路４１で検出され、フリップフロップ
４３に保持されるまでの期間ｔ、で行なわれる。

次に単位放電回路３のスイッチＳＷ、が論理回路４６の
スイッチング用パルス信号Ｐ、に上りクロツタ信号ＯＫ
のハイレベル側でｂ′側（積分回路ｌ側）に、ローレベ
ル側でａ′側（電位源Ｖａ側）にスイッチング制御され
る。これによって、コンデンサＣ８に残っている電荷が
、今度は、比較的小さい一定電荷量で単位放電されて、
階段状に積分が行なわれる。このときの単位放電の回数
すなわちパルス信号Ｐ、の立ち上がりをカウンタ５２で
計数し、ディジタル化における上位ｎビットを決定する
。この計数においてｎビットを起えるオーバーフローが
生じた場合には、カウンタ５２より発せられるキャリー
信号をカウンタ５１でカウントし、桁」二げする。１回
の単位放電の電荷量へＱ′　は、△Ｑ’　　＝Ｖ、ｎ’
　Ｃｔ＝−△Ｖｏ’　　・Ｃｘであるから、−回の単位
放電による積分変化値△Ｖ′は、△Ｖｏ’　＝Ｖｎ−Ｃ
！／ＣＸとなり、ここでｃ、−＝２”ｎ−Ｃ！に設定し
ているので、△■０■□／２−ｎとなる。この下位ビッ
ト決定のための単位放電回路３による単位放電は、積分
値■。が■、以下になったことが比較回路４２で検出さ
れ、フリップフロップ４４に保持されるまでの期間ｔ３
で行なわれる。この期間ｔ、の終りがＡ／Ｄ変換の終了
時点である。

本実施例では、上記のように積分を単位放電により実行
し、その単位放電回数を計数することによりアナログ入
力信号のディジタル化を行うので、各単位放電が完全に
終了していれば、そのディジタル値は積分時間には全く
影響されることがない。

従って、積分カーブの切り換え即ち単位放電回路２から
単位放電回路３への切り換えは、単位放電が完全に終了
（過渡現象の終了）しているタイミングで行えば、切り
換え時の時間誤差がディジタル化に影響を及ぼすことは
ない。本実施例では、比較回路４１からの時間誤差を有
する検出信号Ｓ１を切り換え用信号として直接使用せず
、フリップフロップ４３によりクロック信号ＣＫの反転
信号ＧＫの立ち上がり点即ちクロック信号ＣＫの立ち下
がり点で捉えて、その出力信号８１′　により単位放電
回路の切り換えを行う。従って、この時点までに各単位
放電が終了するように放電時定数に影響する積分回路１
のオペアンプ２のスルーレート等を設計または選定する
。これによって本実施例では、切り換え時等の時間誤差
がディジタル化に影響することがない。ディジタル化に
おける上位ビット決定のための積分動作は、比較的大き
な一定電荷量を単位とする単位放電で高速に行なわれる
ので、Ａ／Ｄ変換動作が高速化され、下位ビット決定の
ための積分動作は、比較的小さい一定電荷量を単位とす
る単位放電で緩かに行われるので、Ａ／Ｄ変換精度が精
度良く行われる。

なお、以上の実施例は、２重積分型のＡ／Ｄ変換装置の
場合を例に説明したが、３重積分型以上の多重積分型の
Ａ／Ｄ変換装置に適用できることは明らかである。また
、単位放電回路における電位源は単位放電回数別に設け
ても良いし、−度に多数の単位放電回路を動作させて大
きな電荷量で単位放電を可能にし、しだいにその数を少
なくして小さい電荷量による単位放電を行う構成にする
こともできる。さらに本実施例のＡ／Ｄ変換では、クロ
ック信号の精度に影響されないので、上位ビット決定時
の信号と下位ビット決定時のクロック信号を異なるもの
としても良い。このように、本発明はその主旨に沿って
種々に応用され、種々の実施態様を取り得るものである
。

Ｈ０発明の効果 以上の説明で明らかなように、本発明の多重積分型Ａ／
Ｄ変換装置によれば、高速積分と低速積分を単位放電に
よって間欠的に行って、過渡現像のない時機に積分の切
り換えを行い、その単位放電の回数を計数してディジタ
ル化するように構成したので、Ａ／Ｄ変換精度が積分時
間に影響されなくなり、従来の技術で問題となっていた
積分電流の切り換え時間の誤差によって発生したディジ
タル化の誤差を無くすことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２図は
上記実施例の各叩動作波形図、第３図は動作説明用のタ
イミングチャート、第４図は従来例の回路構成図である
。 ｌ・・積分回路、２，３・・・単位放電回路、４・・・
切り換え制御回路、５・・・ディジタル化回路、４１・
・・比較回路、５１．５２・・・カウンタ。 外１名 タイミング手ヤード 第３図

Claims (1)

【特許請求の範囲】
1. （１）アナログ入力信号に対応した電荷を蓄積しその電
   荷の単位放電により積分を行う積分回路を備え、 容量回路と電位源とを有し該容量回路を該電位源と上記
   積分回路の入力側とに交互に接続して上記電荷の単位放
   電を該容量回路の容量値と該電位源で決まる一定電荷量
   を単位として行う複数個の単位放電回路を切り換えによ
   り該一定電荷量が変わり得るように設け、 比較回路を有し上記積分回路の積分値を基準値と比較し
   てその比較判定結果に基づき上記複数個の単位放電回路
   の切り換えを上記一定電荷量が次第に小さくなるなるよ
   うに且つ上記単位放電の過渡現象の終了した時機に行う
   切り換え制御回路を備え、 上記単位放電の回数を計数してアナログ入力信号をディ
   ジタル化するディジタル化回路を備えることを特徴とす
   る多重積分型Ａ／Ｄ変換装置。