JPH02241033A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序に従って本発明を説明する。

Ａ、産業上の利用分野 Ｂ０発明の概要 Ｃ０従来技術［第３図１ Ｄ６発明が解決しようとする問題点 Ｅ１問題点を解決するための手段 Ｆ。作用 Ｇ、実施例［第１図、第２図］ Ｈ０発明の効果 （Ａ、産業上の利用分野） 本発明は半導体装置の製造方法、特に表面に形成した金
属膜を部分的にシリサイド化し、その後膣金属膜の未反
応部分を除去する半導体装置の製造方法に関する。

（Ｂ、発明の概要） 本発明は、上記の半導体装置の製造方法において、 金属膜の部分的シリサイド化後、未反応部分の除去前に
金属膜の表面が劣化することを防止するため、 部分的シリサイド化と未反応部分の除去を連続的に行う
ようにしたものである。

（Ｃ，従来技術）［第３図］ ＬＳＩの高集積化のために半導体素子が微細化の一途を
辿っているが、それに伴ってソース、ドレイン等半導体
領域あるいは半導体層のシート抵抗値の低減化、コンタ
クト抵抗の低減化を図る必要性が高まっている。

そのため、半導体領域あるいは半導体層表面の絶縁膜に
コンタクト孔を形成し、次いで配線金属な被着し、その
後その配線金属をパターンニングし、しかる後半導体と
金属との電気的結合を良好にするための熱処理を行うと
いう従来の技術に代わる新しい技術の出現、確立が望ま
れている。とういのは、このような従来の技術では通常
配線金属として用いられる１〜２％のシリコンを含有し
たアルミニウム中のシリコンが上記熱処理によりコンタ
クト部に析出し、良好なオーミックコンタクトがとれな
くなるという問題があるからである。

そして、新しい技術の開発が着実に進行し、その成果が
例えば特開昭６３−１２１５４号公報によって公表され
ている。そして、かかる新技術の中で特に注目を浴びて
いるのはＳＡＬＩＣＩＤＥ（Ｓｅｌｆａｌｉｇｅｎｄ−
Ｓｉｌｉｃｉｄｅ）技術である。

第３図（Ａ）乃至（Ｃ）は５ＡＬＩＣＩＤＥ技術による
半導体装置の製造方法を工程順に示す断面図である。

（Ａ）半導体基板１の表面部を選択酸化してフィールド
絶縁膜２を形成し、半導体基板１のフィールド絶縁膜２
が形成されていない部分の表面にゲート絶縁膜３を形成
し、該ゲート絶縁膜３上にシリコンゲート電極４を形成
し、該ゲート電極４をマスクとして半導体基板１の表面
部に不純物を軽（イオン打込みし、該ゲート電極４の側
面に絶縁物からなるサイドウオール５を形成し、該サイ
ドオール及びゲート電極４をマスクとして半導体基板１
の表面部に不純物をイオン打込みすることによりソース
６、ドレイン７を形成し、その後、スパッタリング装置
によりチタン膜８を全面的に形成する。第３図（Ａ）は
チタン膜８形成後の状態を示す。

（Ｂ）次に、ＩＲアニール装置により８００℃の温度で
加熱処理すると、第３図（Ａ）に示すようにチタン膜８
の半導体基板１と接する部分がシリサイド化し、チタン
シリサイド膜８ａとなる。

８ｂはチタン膜８のシリサイド化しなかった部分、即ち
未反応部分を示す。

（Ｃ）次に、上記チタン膜８の未反応部分８ｂをアンモ
ニア通水等を用いて同図（Ｃ）に示すようにエツチング
除去する。

このような半導体装置の製造方法によれば、フォトリソ
グラフィ技術を用いな（でもソース６、ドレイン７上に
選択的にチタンシリサイド膜８ａを形成することができ
、しかもチタンシリサイド膜８ａは耐熱性に優れ且つシ
リサイド中で最も低抵抗であるので、ソース、ドレイン
の抵抗、コンタクト抵抗の低減という要請に応えること
ができ得る。その点で優れているといえる。

（Ｄ、発明が解決しようとする問題点）ところで、第３
図に示した技術には、金属膜の選択的シリサイド化の後
未反応部分をエツチングにより除去するまでの間にチタ
ンシリサイド膜の膜質が低下するという問題があった。

というのはその間に半導体ウェハが大気に晒されるから
である。

本発明はこのような問題点を解決すべ（為されたもので
あり、金属膜の部分的シリサイド化後、未反応部分の除
去前に金属膜の表面が劣化することを防止することを目
的とする。

（Ｅ、問題点を解決するための手段） 本発明半導体装置の製造方法は上記問題点を解決するた
め、金属膜の部分的シリサイド化と未反応部分の除去を
連続的に行うことを特徴とする。

（Ｆ、作用） 本発明半導体装置の製造方法によれば、金属膜の選択的
シリサイド化の後未反応部分のエツチングを連続的に行
うのでその間半導体装置を大気に晒されない。従って、
金属膜のシリサイド化部分の膜質の低下を防止すること
ができる。

（Ｇ、実施例）　［第１図、第２図］ 以下、本発明半導体装置の製造方法を図示実施例に従っ
て詳細に説明する。

第１図及び第２図（Ａ）乃至（Ｃ）は本発明半導体装置
の製造方法の一つの実施例を説明するためのもので、第
１図は製造に用いる装置の模式的断面図、第２図（Ａ）
乃至（Ｃ）は第１図に示した装置内で行われる半導体装
置の製造方法を工程順に示す半導体装置の断面図である
。

第１図において、９は半導体ウェハ、１０はチャンバー
で、該チャンバー１内においてチタン膜の形成、選択的
シリサイド化及び未反応部分のエツチングが行われる。

１１はチャンバー１０のウェハ導入口、１２はチャンバ
ー１０外部から導入された半導体ウェハ９を支持してチ
ャンバー１０内の所定位置まで運ぶ導入アーム、１３は
チャンバー１０の側壁に形成された窓で、チャンバー１
０外部のエキシマレーザ１４からのレーザ光１５を透過
させる。

１６．１７は外部からチャンバー１０内へガスを導（ガ
ス管である。

次に、第１図に示すチャンバー１０内での製造を第２図
（Ａ）乃至（Ｃ）によって工程順に説明する。

（Ａ）ソース６、ドレイン７の形成を終えた半導体ウェ
ハ９をペルジャー１０内に入れた後、例えばＴ　ｉ　（
Ｃｓ　Ｈｓ・）２ガスをガス管例えば１７を通じて・ペ
ルジャー１０内に供給する。それと共にガスＴ　ｉ　（
Ｃｓ　Ｈｓ　）　２を励起させる波長のレーザ光（具体
的には２４０ｍｎかそれ以下の波長の光）をエキシマレ
ーザ１７から発射させてガス励起を行う。

すると、第２図（Ａ）に示すように基板１表面上にチタ
ン膜８が全面的に形成される。尚、ソース６、ドレイン
７の形成までのプロセスは第３図に示した製造方法の（
Ａ）の工程のところで説明済であるのでその説明は省略
する。

（Ｂ）上述したようにしてチタン膜８が形成されるが、
それと共に励起用エキシマレーザ光により半導体基板１
の表面部が加熱され、その熱によりチタン膜８の半導体
基板１の露出部（ソース６、ドレイン７と接する部分）
がシリサイド化してチタンシリサイド膜８ａとなる。８
ｂはチタン膜８のシリサイド化しない部分、即ち未反応
部分である。

尚、この場合、レーザ光により加熱されるのは半導体基
板の表面部だけなので下層への熱的悪影響は全くない。

このチタン膜の成長［第２図（Ａ）］とシリサイド化［
同図（Ｂ）］とは図面では恰も別工程であるかのように
示したが本実施例では略同時に進行する。

（Ｃ）チタンシリサイド膜ａの膜厚が所定の厚さになっ
たら上記工程に引き続いて、即ち半導体ウェハｐを装置
外部へ出して大気に晒すことなく、チタン膜８の未反応
部分８ｂの光エッチングを行う。具体的には、上記レー
ザ光１５の照射は継続し、ガスＴ　ｉ　（Ｃｓ　Ｈｓ　
）　ｘは排気し、そしてチタン膜８（の未反応部分ｓｂ
）に対するエツチングガスであるＣＨＦ、あるいはＢ　
Ｃ１ａ等をガス管例えば１６からペルジャー１０内へ供
給する。

すると、このエツチング用ガスはレーザ光ＩＳによって
励起されて第２図（Ｃ）に示す様にチタン膜８の未反応
部分８ｂを除去する。即ち、光エッチングをする。

本半導体装置の製造方法によれば、チタン膜の形成と、
選択的シリサイド化と、未反応部分のエツチングとを同
じペルジャー１０内で連続的に行い、その間装置外部に
出して大気に晒すことはないので、チタン膜の表面が酸
化したり、チタンシリサイド膜の膜質が劣化したりする
虞れはなく、コンタクト部の低抵抗化を容易に為し得る
。

即ち、従来のようにチタン膜８をスパッタリング装置に
おいてスパッタリングにより形成し、ＩＲアニールによ
りチタン膜９のソース６、ドレイン７と接する部分をシ
リサイド化し、その後チタン膜８の未反応部分８ｂをア
ンモニア過水等を用いてウェットエツチングにより除去
した場合は、先ずチタン膜８形成後ＩＲアニール前に半
導体ウェハをスパッタリング装置から出すのでそのとき
大気に晒される。その結果、シリサイド化前のチタン膜
の表面が酸化され、表面の平坦性が損なわれるし、低抵
抗化が若干阻まれる。また、ＩＲアニールによるチタン
膜の選択的シリサイド化後未反応部分のエツチング前に
も大気に晒されるのでチタンシリサイド膜の膜質低下が
生じるが、本半導体装置の製造方法によれば、半導体ウ
ェハがチタン膜の形成から選択的シリサイド化を経て未
反応部分のエツチングを終えるまで装置内に留まり大気
には晒されないので従来の問題点を回避することができ
るのである。

また、本半導体装置の製造方法によればチタン膜の形成
から未反応部分のエツチングを同一装置内において行う
のでスルーブツトが著しく向上し、製造コストの低減を
図ることができる。特に、装置内で同時に処理する半導
体ウェハの枚数を多くする程製造コストの低減を図るこ
とができる。

尚、上記実施例では同じ室内で、チタン膜の形成及び選
択的シリサイド化と、未反応部分のエツチングとを行っ
ていたが、チタン膜の形成及び選択的シリサイド化を１
室で１行い、これ等を終了した後ゲートバルブを開いて
別室に大気に晒すことな（移してチタン膜の未反応部分
の光エッチングを行うようにしても良い。

（Ｈ，発明の効果） 以上に述べたように、本発明半導体装置の製造方法は、
部分的に半導体が露出する面上に金属膜を形成し、該金
属膜を部分的にシリサイド化し、次いで連続的に上記金
属膜の未反応部分の除去を行うことを特徴とするもので
ある。

従って、本発明半導体装置の製造方法によれば、金属膜
の選択的シリサイド化の後未反応部分のエツチングを連
続的に行うのでその間半導体装置を大気に晒さない。従
って、金属膜のシリサイド化部分の膜質の低下を防止す
ることができる。

【図面の簡単な説明】

第１図及び第２図は本発明半導体装置の製造方法の一つ
の実施例を説明するためのもので、第１図は製造に用い
る装置の模式的断面図、第２図（Ａ）乃至（Ｃ）は製造
方法を工程順に示す断面図、第３図（Ａ）乃至（Ｃ）は
従来例を工程順に示す断面図である。 符号の説明 １．６．７・・・半導体、８・・・金属膜。 製造に用いろ装■の模式的断面図 第１図 励ＢＩｔ、Ｌτよるデボジシ、ン 製造方法ぞ工程順に示す断面図 第２図

Claims (1)

【特許請求の範囲】
1. （１）部分的に半導体が露出する面上に金属膜を形成し
   、 上記金属膜を部分的にシリサイド化し、 次いで連続的に上記金属膜の未反応部分の除去を行うこ
   とを特徴とする半導体装置の製造方法