JPH0223617A - 半導体基板ウェハの溝形成方法 - Google Patents
半導体基板ウェハの溝形成方法Info
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- JPH0223617A JPH0223617A JP63172644A JP17264488A JPH0223617A JP H0223617 A JPH0223617 A JP H0223617A JP 63172644 A JP63172644 A JP 63172644A JP 17264488 A JP17264488 A JP 17264488A JP H0223617 A JPH0223617 A JP H0223617A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、溝の終点を高精度に計測し得る半導体基板
ウェハの溝形成に関するものである。
ウェハの溝形成に関するものである。
通常、半導体装置の基板をなす半導体ウェハにはその回
路設計により決定されるパターンの溝が形成される。こ
の溝は、例えばトランジスタセルの分離やコンデンサセ
ルの形成等のために必要なものであり、半導体ウェハ上
に形成される各デバイスの基本的特性を左右する重要な
一構成要素となる。
路設計により決定されるパターンの溝が形成される。こ
の溝は、例えばトランジスタセルの分離やコンデンサセ
ルの形成等のために必要なものであり、半導体ウェハ上
に形成される各デバイスの基本的特性を左右する重要な
一構成要素となる。
第７図は従来の半導体基板ウェハ（１０）の主平面を示
している。この−枚の半導体基板ウェハ（１０）には、
後に切り離されてそれぞれ個別の半導体チップを構成す
る多数の機能パターン形成領域（１）が整然と配列され
ている。各機能パターン形成領域（１）は、各種デバイ
スを形成するための溝の形成領域（２）と、この領域（
２）の周囲に沿って配置され電極等を形成するための周
辺パターン形成領域（３）とを有している。また、隣接
する機能パターン形成領域（１）の間の領域はダイシン
グライン（４）と呼ばれ、各機能パターン形成領域（１
）に半導体チップを構成する種々の要素が形成された後
、このダイシングライン（４）上で各チップに切り離さ
れる。
している。この−枚の半導体基板ウェハ（１０）には、
後に切り離されてそれぞれ個別の半導体チップを構成す
る多数の機能パターン形成領域（１）が整然と配列され
ている。各機能パターン形成領域（１）は、各種デバイ
スを形成するための溝の形成領域（２）と、この領域（
２）の周囲に沿って配置され電極等を形成するための周
辺パターン形成領域（３）とを有している。また、隣接
する機能パターン形成領域（１）の間の領域はダイシン
グライン（４）と呼ばれ、各機能パターン形成領域（１
）に半導体チップを構成する種々の要素が形成された後
、このダイシングライン（４）上で各チップに切り離さ
れる。
溝の形成領域（２）には第８図及び第９図に示すように
、ここに形成される各デバイスに対応したパターンを有
する溝（５）が形成される。また、各溝（５）は第１０
図に示すような断面形状を有している。
、ここに形成される各デバイスに対応したパターンを有
する溝（５）が形成される。また、各溝（５）は第１０
図に示すような断面形状を有している。
通常、この溝（５）はエツチングによって形成されるが
、所定の深さになり溝形成の終点に達したことを正確に
判断する必要がある。この溝形成の終点を判断する方法
として、例えば第１１図に示す装置を用いた干渉光光量
変動計測法がある。この装置において、エツチングチャ
ンバ（１１）内に配置された下部電極（１２）上に半導
体基板ウェハ（１０）を載置し、この半導体基板ウェハ
く１０）の溝の形成領域（２）の一部分にエツチングチ
ャンバ（１１）の上方から上部電極（１３）の貫通孔（
１３ａ）を通してコヒーレント光（１８）を照射する。
、所定の深さになり溝形成の終点に達したことを正確に
判断する必要がある。この溝形成の終点を判断する方法
として、例えば第１１図に示す装置を用いた干渉光光量
変動計測法がある。この装置において、エツチングチャ
ンバ（１１）内に配置された下部電極（１２）上に半導
体基板ウェハ（１０）を載置し、この半導体基板ウェハ
く１０）の溝の形成領域（２）の一部分にエツチングチ
ャンバ（１１）の上方から上部電極（１３）の貫通孔（
１３ａ）を通してコヒーレント光（１８）を照射する。
コヒーレント光（１８）はエツチングチャンバ（１１）
の上部に設けられた光源（１４〉から分光器（１５）内
の分光プリズム（１６）を介して半導体基板ウェハ（１
０）に垂直に照射される。
の上部に設けられた光源（１４〉から分光器（１５）内
の分光プリズム（１６）を介して半導体基板ウェハ（１
０）に垂直に照射される。
その後、コヒーレント光（１８）は半導体基板ウェハ（
１０）の表面において反射されるが、第１０図に示した
ように半導体基板ウェハ（１０）の表面には溝（５）が
形成されているので、渭（５）が開口していない非開口
表面（５ａ）と溝（５）の底面（５ｂ）との双方でそれ
ぞれコヒーレント光（１８）の反射が生じる。すなわち
、第１２図に示すように半導体基板ウェハ（１０）の非
開口表面（５ａ）における反射光（１９ａ）と渭（５）
の底面（５ｂ）における反射光（１９ｂ）とが互いに干
渉して０次回折光となり、この０次回折光が分光器（１
５）の分光プリズム（１６）を介して受光器（１７）に
入射する。
１０）の表面において反射されるが、第１０図に示した
ように半導体基板ウェハ（１０）の表面には溝（５）が
形成されているので、渭（５）が開口していない非開口
表面（５ａ）と溝（５）の底面（５ｂ）との双方でそれ
ぞれコヒーレント光（１８）の反射が生じる。すなわち
、第１２図に示すように半導体基板ウェハ（１０）の非
開口表面（５ａ）における反射光（１９ａ）と渭（５）
の底面（５ｂ）における反射光（１９ｂ）とが互いに干
渉して０次回折光となり、この０次回折光が分光器（１
５）の分光プリズム（１６）を介して受光器（１７）に
入射する。
二つの反射光（１９ａ）と（１９ｂ）との間の位相差は
溝（５）の深さに対応して変化するため、受光器（１７
）において０次回折光の強度を計測することにより、渭
（５）の深さを検知することができる。
溝（５）の深さに対応して変化するため、受光器（１７
）において０次回折光の強度を計測することにより、渭
（５）の深さを検知することができる。
尚、第１２図において半導体基板ウェハ（１０）の非開
口表面（５ａ）上には、溝（５）形成のためのマスクと
なるレジスト（８）が形成されている。
口表面（５ａ）上には、溝（５）形成のためのマスクと
なるレジスト（８）が形成されている。
しかしながら、半導体基板ウェハ（１０）に形成される
講（５）はこれから形成しようとするデノ（イスに応じ
た平面パターンを有しているので、例えば第１２図のよ
うにコヒーレント光（１８）が照射された範囲内の非開
口表面（５ａ）と溝（５）の底面（５ｂ）との面積比が
極端に異なっていると、第１３図に示すように溝（５）
の深さに対する０次回折光の強度の変動幅は小さなもの
となってしまう。
講（５）はこれから形成しようとするデノ（イスに応じ
た平面パターンを有しているので、例えば第１２図のよ
うにコヒーレント光（１８）が照射された範囲内の非開
口表面（５ａ）と溝（５）の底面（５ｂ）との面積比が
極端に異なっていると、第１３図に示すように溝（５）
の深さに対する０次回折光の強度の変動幅は小さなもの
となってしまう。
尚、第１３図においてλはコヒーレント光く１８）の波
長を示している。
長を示している。
さらに、渭（５）はその開口寸法に応じて断面形状が微
妙に変化するため、コヒーレント光（１８）の照射範囲
内に開口寸法の異なる溝（５）が混在する場合には、溝
（５）の深さに対する０次回折光の強度の変化曲線は正
弦波曲線とはならずにゆがんだものとなる。
妙に変化するため、コヒーレント光（１８）の照射範囲
内に開口寸法の異なる溝（５）が混在する場合には、溝
（５）の深さに対する０次回折光の強度の変化曲線は正
弦波曲線とはならずにゆがんだものとなる。
このため、計測の分解能及びＳ／Ｎ比が低下するので溝
（５）の深さを高精度で計測することができず、従って
溝形成の加工精度が低下するという問題点を有していた
。
（５）の深さを高精度で計測することができず、従って
溝形成の加工精度が低下するという問題点を有していた
。
この発明はこのような問題点を解消するためになされた
もので、高精度で溝を形成することができる半導体基板
ウェハの溝形成方法を得ることを目的とする。
もので、高精度で溝を形成することができる半導体基板
ウェハの溝形成方法を得ることを目的とする。
この発明に係る半導体基板ウェハの溝形成方法は、半導
体基板ウェハの表面上に複数の第１の溝を形成すると同
時に、前記半導体基板ウェハの表面上で且つ前記第１の
溝に干渉しない所定の領域内にその開口部と非開口部と
が所定の面積比となるように複数の第２の溝を形成する
工程と、前記所定の領域内に測定光を照射してその反射
光の強度に基づき前記第２の溝の深さを計測し、その計
測値から前記第１の溝の深さを検知する工程ととを備え
たものである。
体基板ウェハの表面上に複数の第１の溝を形成すると同
時に、前記半導体基板ウェハの表面上で且つ前記第１の
溝に干渉しない所定の領域内にその開口部と非開口部と
が所定の面積比となるように複数の第２の溝を形成する
工程と、前記所定の領域内に測定光を照射してその反射
光の強度に基づき前記第２の溝の深さを計測し、その計
測値から前記第１の溝の深さを検知する工程ととを備え
たものである。
この発明においては、デバイス形成のための第１の溝と
共に計測用の第２の溝を同一工程にて同時形成し、この
第２の溝について深さ計測を行う。
共に計測用の第２の溝を同一工程にて同時形成し、この
第２の溝について深さ計測を行う。
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図はこの発明の一実施例に係る半導体基板ウェハの
溝形成方法により第１及び第２の溝が形成された半導体
基板ウェハ（１ｏ）の主平面を示す平面図である。半導
体基板ウェハ（１ｏ）には、後に切り離されてそれぞれ
個別の半導体チップを構成する多数の機能パターン形成
領域く１）が整然と配列されている。各機能パターン形
成領域（１）は、各種デバイスを形成するための第１の
溝の形成領域（２）と、この領域（２）の周囲に沿って
配置され電極等を形成するための周辺パターン形成領域
（３）とを有している。また、隣接する機能パターン形
成領域（１）の間の領域はダイシングライン（４）と呼
ばれ、各機能パターン形成領域（１）に半導体チップを
構成する種々の要素が形成された後、このダイシングラ
イン（４）上で各チップに切り離されることとなる。
溝形成方法により第１及び第２の溝が形成された半導体
基板ウェハ（１ｏ）の主平面を示す平面図である。半導
体基板ウェハ（１ｏ）には、後に切り離されてそれぞれ
個別の半導体チップを構成する多数の機能パターン形成
領域く１）が整然と配列されている。各機能パターン形
成領域（１）は、各種デバイスを形成するための第１の
溝の形成領域（２）と、この領域（２）の周囲に沿って
配置され電極等を形成するための周辺パターン形成領域
（３）とを有している。また、隣接する機能パターン形
成領域（１）の間の領域はダイシングライン（４）と呼
ばれ、各機能パターン形成領域（１）に半導体チップを
構成する種々の要素が形成された後、このダイシングラ
イン（４）上で各チップに切り離されることとなる。
また、ダイシングライン（４）上の適宜箇所には第２の
溝の形成領域（６）が設定されている。これら第１の溝
の形成領域（２）及び第２の溝の形成領域（６）には第
２図及び第３図に示すように、それぞれ複数の第１の溝
（５）及び複数の第２の溝（７）が形成されている。第
１の溝（５）は領域（２）内に形成される各デバイスに
対応した平面パターンを有している。一方、第２の溝（
７）は第４図に示されるように領域（６）内に互いに平
行に且つ等ピッチで配列され、溝（７）が開口していな
い非開口表面（７ａ）と溝（７）の底面（７ｂ）との面
積比が所定の値、例えば１となるように設定されている
。
溝の形成領域（６）が設定されている。これら第１の溝
の形成領域（２）及び第２の溝の形成領域（６）には第
２図及び第３図に示すように、それぞれ複数の第１の溝
（５）及び複数の第２の溝（７）が形成されている。第
１の溝（５）は領域（２）内に形成される各デバイスに
対応した平面パターンを有している。一方、第２の溝（
７）は第４図に示されるように領域（６）内に互いに平
行に且つ等ピッチで配列され、溝（７）が開口していな
い非開口表面（７ａ）と溝（７）の底面（７ｂ）との面
積比が所定の値、例えば１となるように設定されている
。
このような第１及び第２の溝（５）及び（７）は第１１
図に示した従来の装置と同様の装置を用いて次のように
して形成される。
図に示した従来の装置と同様の装置を用いて次のように
して形成される。
まず、第１１図に示した装置において、エツチングチャ
ンバ（１１）内に配置された下部電極（１２）上に半導
体基板ウェハ（１ｏ）を載置する。
ンバ（１１）内に配置された下部電極（１２）上に半導
体基板ウェハ（１ｏ）を載置する。
この半導体基板ウェハ（１ｏ）の表面上には予め第１及
び第２の溝（５）及び（７）形成のためのマスクとなる
レジストがパターン形成されている。
び第２の溝（５）及び（７）形成のためのマスクとなる
レジストがパターン形成されている。
次に、エツチングチャンバ（１１）内にエツチングガス
を導入すると共に上部電極（１３）及び下部電極（１２
）間に所定の電圧を印加することにより、半導体基板ウ
ェハ（１０）の第１の溝の形成領域（２）及び第２の溝
の形成領域（６）にそれぞれ第１及び第２の溝（５）及
び（７）を同時に形成していく。
を導入すると共に上部電極（１３）及び下部電極（１２
）間に所定の電圧を印加することにより、半導体基板ウ
ェハ（１０）の第１の溝の形成領域（２）及び第２の溝
の形成領域（６）にそれぞれ第１及び第２の溝（５）及
び（７）を同時に形成していく。
このようにして溝（５）及び（７）を形成しつつ、半導
体基板ウェハく１０）上にエツチングチャンバ（１１）
の上方から上部電極（１３）の貫通孔（１３ａ）を通し
てコヒーレント光（１８）を照射する。このとき、コヒ
ーレント光（１８）が半導体基板ウェハ（１０）の第２
の溝の形成領域（６）上に照射されるように予め半導体
基板ウェハ（１０）の位置を設定しておく。コヒーレン
ト光（１８）はエツチングチャンバ（１１）の上部に設
けられた光源（１４）から分光器（１５）内の分光プリ
ズム（１６）を介して半導体基板ウェハ（１０）に垂直
に照射される。
体基板ウェハく１０）上にエツチングチャンバ（１１）
の上方から上部電極（１３）の貫通孔（１３ａ）を通し
てコヒーレント光（１８）を照射する。このとき、コヒ
ーレント光（１８）が半導体基板ウェハ（１０）の第２
の溝の形成領域（６）上に照射されるように予め半導体
基板ウェハ（１０）の位置を設定しておく。コヒーレン
ト光（１８）はエツチングチャンバ（１１）の上部に設
けられた光源（１４）から分光器（１５）内の分光プリ
ズム（１６）を介して半導体基板ウェハ（１０）に垂直
に照射される。
その後、コヒーレント光（１８）は半導体基板ウニハ（
１０）の表面において反射されるが、第５図に示すよう
に半導体基板ウェハ（１０）の第２の溝の形成領域（６
）の表面には溝（７）が形成されているので、溝（７）
が開口していない非開口表面（７ａ）と溝（７）の底面
（７ｂ）との双方でそれぞれコヒーレント光（１８）の
反射が生じる。すなわち、非開口表面（７ａ）における
反射光（１９ａ）と溝（７）の底面（７ｂ）における反
射光（１９ｂ）とが互いに干渉し、Ｏ次回折光となって
半導体基板ウェハ（１０）の表面に垂直且つ上方に向か
って進行する。この０次回折光は上部電極く１３）の貫
通孔（１３ａ）を通り、分光器（１５）の分光プリズム
（１６）を介して受光器（１７）に入射する。尚、第５
図において、（８）はレジストを示している。
１０）の表面において反射されるが、第５図に示すよう
に半導体基板ウェハ（１０）の第２の溝の形成領域（６
）の表面には溝（７）が形成されているので、溝（７）
が開口していない非開口表面（７ａ）と溝（７）の底面
（７ｂ）との双方でそれぞれコヒーレント光（１８）の
反射が生じる。すなわち、非開口表面（７ａ）における
反射光（１９ａ）と溝（７）の底面（７ｂ）における反
射光（１９ｂ）とが互いに干渉し、Ｏ次回折光となって
半導体基板ウェハ（１０）の表面に垂直且つ上方に向か
って進行する。この０次回折光は上部電極く１３）の貫
通孔（１３ａ）を通り、分光器（１５）の分光プリズム
（１６）を介して受光器（１７）に入射する。尚、第５
図において、（８）はレジストを示している。
上述したように、半導体基板ウェハ（１０）の第２の溝
の形成領域（６）では非開口表面（７ａ）と溝（７）の
底面（７ｂ）との面積比が１：１に設定されているので
、レジスト（８）の透過率の影響はあるものの、二つの
反射光（１９ａ）と（１９ｂ）の光量はほぼ等しくなる
。従って、これら二つの反射光（１９ａ）と（１９ｂ）
との干渉により、受光器（１７）に入射されたＯ次回折
光の強度は第６図に示すように溝（７）の深さに対応し
て大きく変動することとなる。また、第２の溝（７）は
互いに平行に且つ等ピッチで形成されるので、溝（７）
の深さに対するＯ次回折光の強度の変化曲線はゆがむこ
となくきれいな正弦波曲線となる。このため、受光器（
１７）において０次回折光の強度を計測することにより
、第２の溝（７）の深さを精度良く計測することができ
る。
の形成領域（６）では非開口表面（７ａ）と溝（７）の
底面（７ｂ）との面積比が１：１に設定されているので
、レジスト（８）の透過率の影響はあるものの、二つの
反射光（１９ａ）と（１９ｂ）の光量はほぼ等しくなる
。従って、これら二つの反射光（１９ａ）と（１９ｂ）
との干渉により、受光器（１７）に入射されたＯ次回折
光の強度は第６図に示すように溝（７）の深さに対応し
て大きく変動することとなる。また、第２の溝（７）は
互いに平行に且つ等ピッチで形成されるので、溝（７）
の深さに対するＯ次回折光の強度の変化曲線はゆがむこ
となくきれいな正弦波曲線となる。このため、受光器（
１７）において０次回折光の強度を計測することにより
、第２の溝（７）の深さを精度良く計測することができ
る。
また、半導体基板ウェハ（１０）上の第１の溝（５）と
第２の溝（７）は同一条件下で同時に形成されるので、
これらの溝の深さは互いに等しく、第２の溝（７）の深
さを計測することにより第１の溝（５）の深さを検知す
ることができる。
第２の溝（７）は同一条件下で同時に形成されるので、
これらの溝の深さは互いに等しく、第２の溝（７）の深
さを計測することにより第１の溝（５）の深さを検知す
ることができる。
そして、計測された第２の溝（７）の深さが所定の値に
なったときに、第１の溝（５）は終点に達したと判断し
てエツチングチャンバ（１１）内へのエツチングガスの
導入及び各電極間への電圧の印加を停止し、半導体基板
ウェハ（１０）のエツチングを終了する。
なったときに、第１の溝（５）は終点に達したと判断し
てエツチングチャンバ（１１）内へのエツチングガスの
導入及び各電極間への電圧の印加を停止し、半導体基板
ウェハ（１０）のエツチングを終了する。
尚、第２の溝の形成領域（６）における非開口表面（７
ａ）と溝（７）の底面（７ｂ〉との面積比は１に限るも
のではなく、例えば次のようにして決定するとさらに０
次回折光の強度の溝深さに対する変動幅が大きくなり、
分解能及びＳ／Ｎ比の優れた深さ計測を行うことができ
る。
ａ）と溝（７）の底面（７ｂ〉との面積比は１に限るも
のではなく、例えば次のようにして決定するとさらに０
次回折光の強度の溝深さに対する変動幅が大きくなり、
分解能及びＳ／Ｎ比の優れた深さ計測を行うことができ
る。
すなわち、第２の溝の形成領域（６）内における非開口
表面（７ａ）の面積の総和Ｓｓと溝（７）の底面（７ｂ
）の面積の総和Ｓｔとの比Ｓｔ／Ｓｓが次式に従って決
定される。
表面（７ａ）の面積の総和Ｓｓと溝（７）の底面（７ｂ
）の面積の総和Ｓｔとの比Ｓｔ／Ｓｓが次式に従って決
定される。
Ｓ ｔ／ Ｓ ｓ＝ （１／＾ｔ）ｓｉｎ（４πｌ／λ
）ｘ（２α（Ｔｒ−１／ｋ）＾Ｓ−＾ｒｓｉｎ（４π（
Ｔｒ−１７ｋ）／λ））ただし、＾Ｓ二非弁開表面（７
ａ）の反射率＾ｔ：溝（７）の底面（７ｂ）の反射率＾
ｒニレジスト（８）の反射率 αニレジスト（８）の反射率 Ｔｒ；レジスト（８）の反射率 ！：溝（７）の終点までの深さ λ：コヒーレント光（１８）の波長 に：選択比（半導体基板ウェハ（１０）／レジスト（８
）のエッチレートの比） このようにして比Ｓｔ／Ｓｓを決定すれば、非開口表面
（７ａ）における反射光（１９ａ）と溝（７）の底面（
７ｂ）における反射光（１９ｂ）の各光量は等しくなる
。従って、二つの反射光（１’９ａ）及び（１９ｂ）が
干渉の結果互いに打ち消し合う場合（溝深さ＝λ／４．
３λ／４等）には０次回折光の強度は０となり、溝深さ
に対する０次回折光の強度の変動幅は最大となる。
）ｘ（２α（Ｔｒ−１／ｋ）＾Ｓ−＾ｒｓｉｎ（４π（
Ｔｒ−１７ｋ）／λ））ただし、＾Ｓ二非弁開表面（７
ａ）の反射率＾ｔ：溝（７）の底面（７ｂ）の反射率＾
ｒニレジスト（８）の反射率 αニレジスト（８）の反射率 Ｔｒ；レジスト（８）の反射率 ！：溝（７）の終点までの深さ λ：コヒーレント光（１８）の波長 に：選択比（半導体基板ウェハ（１０）／レジスト（８
）のエッチレートの比） このようにして比Ｓｔ／Ｓｓを決定すれば、非開口表面
（７ａ）における反射光（１９ａ）と溝（７）の底面（
７ｂ）における反射光（１９ｂ）の各光量は等しくなる
。従って、二つの反射光（１’９ａ）及び（１９ｂ）が
干渉の結果互いに打ち消し合う場合（溝深さ＝λ／４．
３λ／４等）には０次回折光の強度は０となり、溝深さ
に対する０次回折光の強度の変動幅は最大となる。
また、第２の溝（７）の開口寸法を複数の第１の溝（５
）の内、最も小さい寸法の溝（５）と同程度に設定すれ
ば、その細かい溝く５）の深さを特に正確検知すること
ができるので、さらに溝の加工精度が向上する。
）の内、最も小さい寸法の溝（５）と同程度に設定すれ
ば、その細かい溝く５）の深さを特に正確検知すること
ができるので、さらに溝の加工精度が向上する。
上記の実施例では０次回折光の光量変動を計測したが、
０次回折光に限るものではなく、１次回折光及び２次回
折光等の高次回折光を検出してその光量変動を計測する
こともできる。ただし、この場合にはコヒーレント光が
照射される第２の渭の形成領域（６）内に溝（７）が等
ピッチで配置される必要がある。
０次回折光に限るものではなく、１次回折光及び２次回
折光等の高次回折光を検出してその光量変動を計測する
こともできる。ただし、この場合にはコヒーレント光が
照射される第２の渭の形成領域（６）内に溝（７）が等
ピッチで配置される必要がある。
さらに、第２の溝の形成領域（６）はデバイス形成のた
めの第１の溝（５）に干渉しない箇所であればダイシン
グライン（４）上でなくてもよく、例えば機能パターン
形成領域（１）内で第１の溝（５）が形成されない部分
に設定することもできる。
めの第１の溝（５）に干渉しない箇所であればダイシン
グライン（４）上でなくてもよく、例えば機能パターン
形成領域（１）内で第１の溝（５）が形成されない部分
に設定することもできる。
また、第２の溝（７）の平面形状は第２図のような直線
状に限らず、方形状、円形状であってもよい。
状に限らず、方形状、円形状であってもよい。
〔発明の効果〕
以上説明したようにこの発明によれば、半導体基板ウェ
ハの表面上に複数の第１の溝を形成すると同時に、前記
半導体基板ウェハの表面上で且つ前記第１の溝に干渉し
ない所定の領域内にその開口部と弁開１部とが所定の面
積比となるように複数の第２の溝を形成する工程と、前
記所定の領域内に測定光を照射してその反射光の強度に
基づき前記第２の溝の深さを計測し、その計測値から前
記第１の溝の深さを検知する工程とを有しているので、
半導体基板ウェハ上に高精度で第１の溝を形成すること
ができる。
ハの表面上に複数の第１の溝を形成すると同時に、前記
半導体基板ウェハの表面上で且つ前記第１の溝に干渉し
ない所定の領域内にその開口部と弁開１部とが所定の面
積比となるように複数の第２の溝を形成する工程と、前
記所定の領域内に測定光を照射してその反射光の強度に
基づき前記第２の溝の深さを計測し、その計測値から前
記第１の溝の深さを検知する工程とを有しているので、
半導体基板ウェハ上に高精度で第１の溝を形成すること
ができる。
第１図はこの発明の一実施例に係る半導体基板ウェハの
溝形成方法により第１及び第２の溝が形成された半導体
基板ウェハの主平面を示す平面図、第２図は第１図の部
分りを示す拡大図、第３図は第２図の■−■線断面図、
第４図は第３図の部分Ｅを示す拡大図、第５図は第２の
溝の深さの計測状態を示す断面図、第６図は実施例によ
り得られた０次回折光の光量の変動波形図、第７図は従
来の溝形成方法により溝が形成された半導体基板ウェハ
の主平面を示す平面図、第８図は第７図の部分Ａを示す
拡大図、第９図は第８図の■−ＩＸ線断面図、第１０図
は第９図の部分Ｂを示す拡大図、第１１図は従来の半導
体基板ウェハ上の溝の深さを計測する装置を示す断面図
、第１２図は第１１図の部分Ｃを示す拡大図、第１３図
は従来例によ、り得られた０次回折光の光量の変動波形
図である。 図において、（２）は第１の溝の形成領域、（５）は第
１の溝、（６）は第２の溝の形成領域、（７）は第２の
溝、（７ａ）は非開口表面、（７ｂ）は底面である。 なお、各図中同一符号は同一または相当部−分を示す。 １、事件の表示 昭和６３年特許願第１７２６４４号 ２、発明の名称 半導体基板ウェハの溝形成方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住所 東京都千代田区丸の内皿丁目４番１号 丸の内ビルディング４階 ６、補正の内容 （１）、明細書第１２頁第１２行及び第１３行のｒｓ
ｔ／Ｓ ｓ＝ （１／八ｔ）ｓｉｎ（４π ｌ／λ ）
×（２α（Ｔｒ−１／ｋ）へＳ−へｒｓｉｎ（４π（Ｔ
ｒ−１／ｋ）／λ））」をｒＳ ｔ／Ｓ ５−（１／Δ
ｔ）×（２α （Ｔｒ−１／ｋ）へ５−ｓｉｎθ４八ｒ
”ｓｉｎ［θ−４π（Ｔｒ−１／ｋ）／λ］）ｐｅａＪ
と補正する。 （２）、明細書第１２頁第１７行の「反射率」を「透光
率Ｊと補正する。 （３）、明細書第１２頁第１８行の「反射率−１を「膜
厚」と補正する。 補正の対象 一
溝形成方法により第１及び第２の溝が形成された半導体
基板ウェハの主平面を示す平面図、第２図は第１図の部
分りを示す拡大図、第３図は第２図の■−■線断面図、
第４図は第３図の部分Ｅを示す拡大図、第５図は第２の
溝の深さの計測状態を示す断面図、第６図は実施例によ
り得られた０次回折光の光量の変動波形図、第７図は従
来の溝形成方法により溝が形成された半導体基板ウェハ
の主平面を示す平面図、第８図は第７図の部分Ａを示す
拡大図、第９図は第８図の■−ＩＸ線断面図、第１０図
は第９図の部分Ｂを示す拡大図、第１１図は従来の半導
体基板ウェハ上の溝の深さを計測する装置を示す断面図
、第１２図は第１１図の部分Ｃを示す拡大図、第１３図
は従来例によ、り得られた０次回折光の光量の変動波形
図である。 図において、（２）は第１の溝の形成領域、（５）は第
１の溝、（６）は第２の溝の形成領域、（７）は第２の
溝、（７ａ）は非開口表面、（７ｂ）は底面である。 なお、各図中同一符号は同一または相当部−分を示す。 １、事件の表示 昭和６３年特許願第１７２６４４号 ２、発明の名称 半導体基板ウェハの溝形成方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内皿丁目２番３号
名 称 （６０１）三菱電機株式会社代表者志岐守哉 ４、代理人 住所 東京都千代田区丸の内皿丁目４番１号 丸の内ビルディング４階 ６、補正の内容 （１）、明細書第１２頁第１２行及び第１３行のｒｓ
ｔ／Ｓ ｓ＝ （１／八ｔ）ｓｉｎ（４π ｌ／λ ）
×（２α（Ｔｒ−１／ｋ）へＳ−へｒｓｉｎ（４π（Ｔ
ｒ−１／ｋ）／λ））」をｒＳ ｔ／Ｓ ５−（１／Δ
ｔ）×（２α （Ｔｒ−１／ｋ）へ５−ｓｉｎθ４八ｒ
”ｓｉｎ［θ−４π（Ｔｒ−１／ｋ）／λ］）ｐｅａＪ
と補正する。 （２）、明細書第１２頁第１７行の「反射率」を「透光
率Ｊと補正する。 （３）、明細書第１２頁第１８行の「反射率−１を「膜
厚」と補正する。 補正の対象 一
Claims (1)
- 【特許請求の範囲】 半導体基板ウェハの表面上に所定の深さの複数の第１の
溝を形成する方法であって、 前記第１の溝の形成と同時に、前記半導体基板ウェハの
表面上で且つ前記第１の溝に干渉しない所定の領域内に
その開口部と非開口部とが所定の面積比となるように複
数の第２の溝を形成する工程と、 前記所定の領域内に測定光を照射してその反射光の強度
に基づき前記第２の溝の深さを計測し、その計測値から
前記第１の溝の深さを検知する工程と を有することを特徴とする半導体基板ウェハの溝形成方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172644A JPH0223617A (ja) | 1988-07-13 | 1988-07-13 | 半導体基板ウェハの溝形成方法 |
| US07/279,722 US5023188A (en) | 1988-07-13 | 1988-12-05 | Method of determining the depth of trenches formed in a semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172644A JPH0223617A (ja) | 1988-07-13 | 1988-07-13 | 半導体基板ウェハの溝形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0223617A true JPH0223617A (ja) | 1990-01-25 |
Family
ID=15945706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172644A Pending JPH0223617A (ja) | 1988-07-13 | 1988-07-13 | 半導体基板ウェハの溝形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5023188A (ja) |
| JP (1) | JPH0223617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075973A1 (fr) * | 1999-06-02 | 2000-12-14 | Tokyo Electron Limited | Dispositif de traitement plasmique, element fenetre pour ce dispositif de traitement et electrode en plaque pour ce dispositif |
| JP2009152581A (ja) * | 2007-11-30 | 2009-07-09 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362356A (en) * | 1990-12-20 | 1994-11-08 | Lsi Logic Corporation | Plasma etching process control |
| JP3027864B2 (ja) * | 1991-04-02 | 2000-04-04 | 富士電機株式会社 | 半導体装置の製造方法 |
| EP0511448A1 (en) * | 1991-04-30 | 1992-11-04 | International Business Machines Corporation | Method and apparatus for in-situ and on-line monitoring of a trench formation process |
| US5328559A (en) * | 1992-09-08 | 1994-07-12 | Ic Sensors, Inc. | Groove width trimming |
| DE4424565C1 (de) * | 1994-07-13 | 1995-08-24 | Kurz Leonhard Fa | Verfahren zur Messung der Tiefe einer Mikrostruktur |
| US6124141A (en) * | 1998-01-07 | 2000-09-26 | International Business Machines Corporation | Non-destructive method and device for measuring the depth of a buried interface |
| US6074516A (en) * | 1998-06-23 | 2000-06-13 | Lam Research Corporation | High sputter, etch resistant window for plasma processing chambers |
| EP0993030A3 (en) * | 1998-08-13 | 2002-07-24 | International Business Machines Corporation | Integrated chip dummy trench patterns to ease trench etch process development |
| SG87801A1 (en) * | 1998-12-10 | 2002-04-16 | Chartered Semiconductor Mfg | Method for measuring the depth of a trench in the surface of a semiconductor wafer |
| US6214703B1 (en) | 1999-04-15 | 2001-04-10 | Taiwan Semiconductor Manufacturing Company | Method to increase wafer utility by implementing deep trench in scribe line |
| KR100324321B1 (ko) | 1999-05-25 | 2002-02-16 | 김영환 | 반도체 장치의 트랜치 깊이 및 경사면의 경사도 측정장치 및 방법 |
| US8531678B2 (en) * | 1999-07-09 | 2013-09-10 | Nova Measuring Instruments, Ltd. | Method and system for measuring patterned structures |
| US6582619B1 (en) * | 1999-09-30 | 2003-06-24 | Lam Research Corporation | Methods and apparatuses for trench depth detection and control |
| JP4444428B2 (ja) * | 2000-01-28 | 2010-03-31 | 東京エレクトロン株式会社 | エッチング深さの検出方法並びにエッチングモニター装置及びエッチング装置 |
| CN1468162A (zh) | 2000-10-06 | 2004-01-14 | 包括填充的半透明区域的抛光垫 | |
| US6716362B1 (en) * | 2000-10-24 | 2004-04-06 | International Business Machines Corporation | Method for thin film laser reflectance correlation for substrate etch endpoint |
| JP3821065B2 (ja) * | 2002-07-04 | 2006-09-13 | 東京エレクトロン株式会社 | プラズマ処理装置、上部電極カバー、及び上部電極カバー用窓部 |
| TW201122148A (en) * | 2009-12-24 | 2011-07-01 | Hon Hai Prec Ind Co Ltd | Chemical vapor deposition device |
| DE102010027224A1 (de) * | 2010-07-15 | 2012-01-19 | Forschungszentrum Jülich GmbH | Elektrode zur Erzeugung eines Plasmas, Plasmakammer mit dieser Elektrode und Verfahren zur in situ-Analyse oder -in situ-Bearbeitung einer Schicht oder des Plasmas |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650515A (en) * | 1979-10-01 | 1981-05-07 | Mitsubishi Electric Corp | Endpoint detecting method |
| JPS61158144A (ja) * | 1984-12-28 | 1986-07-17 | Sony Corp | エツチング終点の検出法 |
| JPS61237428A (ja) * | 1985-04-15 | 1986-10-22 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367044A (en) * | 1980-12-31 | 1983-01-04 | International Business Machines Corp. | Situ rate and depth monitor for silicon etching |
| JPS6086833A (ja) * | 1983-10-19 | 1985-05-16 | Hitachi Ltd | 半導体装置の食刻深さ測定方法および装置 |
| US4611919A (en) * | 1984-03-09 | 1986-09-16 | Tegal Corporation | Process monitor and method thereof |
| DE3600346A1 (de) * | 1986-01-08 | 1987-07-09 | Fraunhofer Ges Forschung | Verfahren zur abbildenden laserinterferometrie und laserinterferometer zur durchfuehrung des verfahrens |
| JPS63175703A (ja) * | 1987-01-17 | 1988-07-20 | Mitsubishi Electric Corp | 食刻深さの測定方法およびその装置 |
-
1988
- 1988-07-13 JP JP63172644A patent/JPH0223617A/ja active Pending
- 1988-12-05 US US07/279,722 patent/US5023188A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650515A (en) * | 1979-10-01 | 1981-05-07 | Mitsubishi Electric Corp | Endpoint detecting method |
| JPS61158144A (ja) * | 1984-12-28 | 1986-07-17 | Sony Corp | エツチング終点の検出法 |
| JPS61237428A (ja) * | 1985-04-15 | 1986-10-22 | Sharp Corp | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000075973A1 (fr) * | 1999-06-02 | 2000-12-14 | Tokyo Electron Limited | Dispositif de traitement plasmique, element fenetre pour ce dispositif de traitement et electrode en plaque pour ce dispositif |
| US6758941B1 (en) | 1999-06-02 | 2004-07-06 | Tokyo Electron Limited | Plasma processing unit, window member for plasma processing unit and electrode plate for plasma processing unit |
| JP2009152581A (ja) * | 2007-11-30 | 2009-07-09 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5023188A (en) | 1991-06-11 |
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