JPH02235346A - semiconductor equipment - Google Patents
semiconductor equipmentInfo
- Publication number
- JPH02235346A JPH02235346A JP5510089A JP5510089A JPH02235346A JP H02235346 A JPH02235346 A JP H02235346A JP 5510089 A JP5510089 A JP 5510089A JP 5510089 A JP5510089 A JP 5510089A JP H02235346 A JPH02235346 A JP H02235346A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- source
- drain
- region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000000694 effects Effects 0.000 abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 2
- 239000002184 metal Substances 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
電界効果トランジスタ（以下ＦＥＴと云う．）のスイッ
チング速度を速くし、しかも、しきい値電圧の制御を可
能にする構造的改良に関し、ソース抵抗を低くしてスイ
ソチング速度を速く、しかも、ピエゾ効果によるしきい
値電圧の制御が可能なＦＥＴを提供することを目的とし
、この目的は、下記いづれかの手段をもって達成される
。第１の手段は、ゲート電極を挟んでソース領域とドレ
イン領域とが形成され、このソース領域とドレイン領域
との上には、１対のソース電極とドレイン電極との組が
形成されており、このツース電極の端部と前記のゲート
電極との間隔は短くされ、また、前記のドレイン電極の
端部と前記のゲート電極との間隔は長く構成される。第
２の手段は、ゲート電極を挟んでソース領域とドレイン
，ｔＩＪＩ域とが形成され、このソース領域とドレイン
領域との上には、少なくとも２対のソース電極とドレイ
ン電極との組が形成されており、この少なくとも２対の
ソース電極とドレイン電極との組のうち、ｌ対のソース
電極の端部及びドレイン電極の端部とゲートｉ！極との
間隔は短くされ、他の１対のソースｉｉの端部及びドレ
イン電捲の端部とゲート電極との間隔は長く構成される
。第３の手段は、ゲート電極を挟んでソース領域とドレ
イン領域とが形成され、このソース領域とドレイン領域
との上には、１対のソース電極とドレイン電極との組が
形成されており、このソース電極の１端及びドレイン電
極の１端とゲート電極との間隔は短くされ、前記のソー
ス電極の他端及びドレイン電極の他端とゲート電極との
間隔は長く構成される．第４の手段は、ゲート電極を挟
んでソース領域とドレイン領域とが形成され、このソー
ス領域とドレイン領域との上には、１対のソース電極と
ドレイン電極とが形成されており、このソース電極とド
レイン電極とには、このソース電極の端部及びドレイン
電極の端部とゲート電極との間隔が短い領域と長い領域
とが少なくとも１箇所づ一形成されるように構成される
。[Detailed Description of the Invention] [Summary] The present invention relates to structural improvements that increase the switching speed of field effect transistors (hereinafter referred to as FETs) and also enable control of the threshold voltage by lowering the source resistance. The object of the present invention is to provide an FET which has a high switching speed and whose threshold voltage can be controlled by the piezo effect, and this object can be achieved by one of the following means. In the first means, a source region and a drain region are formed with a gate electrode in between, and a pair of source electrode and drain electrode is formed on the source region and drain region, The distance between the end of the tooth electrode and the gate electrode is short, and the distance between the end of the drain electrode and the gate electrode is long. In the second method, a source region, a drain, and a tIJI region are formed with a gate electrode in between, and at least two pairs of source electrodes and drain electrodes are formed on the source region and drain region. Among these at least two pairs of source electrodes and drain electrodes, the ends of the source electrodes and the ends of the drain electrodes of the l pair and the gate i! The distance between the electrode and the gate electrode is shortened, and the distance between the end of the other pair of source ii and the end of the drain electrode winding and the gate electrode is made long. In the third means, a source region and a drain region are formed with a gate electrode in between, and a pair of a source electrode and a drain electrode is formed on the source region and the drain region, The distance between one end of the source electrode and the other end of the drain electrode and the gate electrode is made short, and the distance between the other end of the source electrode and the other end of the drain electrode and the gate electrode is made long. In the fourth means, a source region and a drain region are formed with a gate electrode in between, a pair of source electrode and a drain electrode are formed on the source region and the drain region, and the source region and the drain region are formed on the source region and the drain region. The electrode and the drain electrode are configured such that at least one region with a short distance and one region with a long distance between the end of the source electrode and the end of the drain electrode and the gate electrode are formed at each location.
（産業上の利用分野）
本発明は、ＦＥＴのスイッチング速度を速くし、しかも
、しきい埴電圧の制御を可能にする構造的改良に関する
．
〔従来の技術〕
１例として、ショットキーゲート型ＦＥＴの従来技術に
ついて述べる．
第８ａ図、第８ｂ図参照
第８ａ図は、従来技術に係るショノトキーゲート型ＦＥ
Ｔの平面図であり、第８ｂ図は、そのＤ−Ｄ断面図であ
る．
図において、ｌは半絶縁性ＧａＡｓ基板であり、２はｎ
型ＧａＡｓ層であり、３はゲート電極であり、４はｎ゜
型のソース頭域であり、５はｎ゜型のドレイン領域であ
り、８はソース電極であり、９はドレイン電極である．
ソース電極８およびドレイン電極９は、従来図に示すよ
うに方形をなし、しかも、ゲート電極３に対して左右対
称に配置されていた．そして、ソース電極８の端部８１
とドレイン電極９との端部９１とゲート電極３との間隔
を短くすることによって、ソース抵抗を低減してＫ値（
電流駆動能力係数）を大きくしてスイッチング速度を速
くするようにしていた．こ＼で、Ｋ値とは、
式、
ｌｄｓ−Ｋ （Ｖｇｓ−Ｖｔｈ）”
但し、
Ｉｄｓはソース・ドレイン間電流であり、ｖｔｈはしき
い値電圧であり、
Ｖｇｓはゲート・ソース間電圧である．に冶ける比例定
数Ｋを指す。(Industrial Application Field) The present invention relates to a structural improvement that increases the switching speed of an FET and also enables control of the threshold voltage. [Prior Art] As an example, the conventional art of Schottky gate type FET will be described. See Figures 8a and 8b. Figure 8a shows a Shonotoky gate type FE according to the prior art.
FIG. 8b is a sectional view taken along line DD. In the figure, l is a semi-insulating GaAs substrate, 2 is n
3 is a gate electrode, 4 is an n° type source region, 5 is an n° type drain region, 8 is a source electrode, and 9 is a drain electrode.
Conventionally, the source electrode 8 and the drain electrode 9 have a rectangular shape as shown in the figure, and are arranged symmetrically with respect to the gate electrode 3. Then, the end portion 81 of the source electrode 8
By shortening the distance between the end portion 91 of the drain electrode 9 and the gate electrode 3, the source resistance is reduced and the K value (
The current drive capability coefficient) was increased to increase the switching speed. Here, the K value is expressed by the formula, lds-K (Vgs-Vth), where Ids is the source-drain current, vth is the threshold voltage, and Vgs is the gate-source voltage. It refers to the constant of proportionality K, which is determined by .
ところで、ピエゾ効果によってＦＥＴのしきい値電圧が
変化するという自然法則を利用して、ゲート電極３とソ
ース電極８との間及びゲート電瘉３とドレイン電極９と
の間に形成される絶縁膜の厚さを自由に選択することに
より、ピエゾ効果の効力を変化させて、しきい値電圧を
所望の値に制御する手法が、一般に用いられている．と
ころが、ソース抵抗を低減してスイッチング速度を速く
するために、ソース’ＱＮＪｉ８・ドレイン電極９とゲ
ート電極３との間隔を１β畠程度以下に短くすると、ゲ
ー｝ｉｔｆｆｉａ上に形成される絶縁膜の厚さが変化し
てもピエゾ効果の効力が変化しなくなり、したがって、
ＦＥＴのしきい値電圧を所望の値に制御することができ
なくなる．本発明の目的は、この欠点を解消することに
あり、ソース抵抗を低くしてスイッチング速度を速く、
しかも、ピエゾ効果によるしきい値電圧の制御が可能な
Ｆ已Ｔを提供することにある．〔＆ｌＫＢを解決するた
めの手段］
上記の目的は、一導電型半導体層上に、これを二つに区
切ってゲート電極（３）が形成され、このゲート電極（
３）によって区切られて形成されたソース領域（４）と
ドレイン領域（５）とは反対導電型とされ、このソース
領域（４）とドレイン領域（５）との上にソース電極（
８）とドレインＴｌ橿（９）とが形成されているＭＯＳ
型ＦＥＴ、または、一導電型半導体層上に、これを二つ
に区切ってゲート電極（３）が形成され、このゲート電
極（３）によって区切られて形成されたソース領域（４
）とドレイン領域（５）とは一導電型の高不純物濃度領
域とされ、このソース領域（４）とドレイン領域（５）
との上にソースｉｔｆｆｉ（８）とドレイン電極（９）
とが形成されているシ四ットキーゲート型ＦＥＴにおい
て、ソース電極（８）とドレイン電極（９）とを下記い
ずれの形状にすることによっても達成される．
第１の手段は、ソース＄■域（４）とドレイン領域（５
）との上に、１対のソース＠８ｉ（８）とドレイン電極
（９）との組が形成されており、ソース電捲（８）とゲ
ート電極（３）との間隔は短く、ドレイン電極（９）と
ゲート電捲（３）との間隔は長くされているものである
．第２の手段は、少なくとも２対のソース電極（８）と
ドレイン電極（９）とが形成されており、その中の１対
のソース電極（８）の端部及びドレイン電極（９）の端
部とゲート電極（３）との間隔は短くされ、他の１対の
ソース電極（８）の端部及びドレイン電極（９）の端部
とゲート電極（３）との間隔は長くされているものであ
る．第３の手段は、１対のソース電極（８）とドレイン
電極（９）との組が形成されており、このソース電極（
８）の１端及びドレイン電極（９）の１端とゲー｝ｔｌ
４（３）との間隔は短く、前記のソース電極（８）の他
端及びドレイン電極（９）の他端とゲート電極（３）と
の間隔は長くされているものである．第４の手段は、１
対のソース電極（８）とドレイン電極（９）との組が形
成されており、このソース電極（８）とドレイン電極（
９）とには、ソース電極（８）の端部及びドレイン電極
（９）・の端部とゲート１ｔｆｆｉ（３）との間隔が短
い領域と長い領域とが少なくとも１箇所づ一形成されて
いるものである．
〔作用］
本発明に係るＦＥＴにおいては、ソース１Ｎ！ｉ８の端
部の全領域または一部領域とゲート電極３との間隔を短
くすることによってソース抵抗が低減され、Ｋ｛１が大
きくなってスイッチング速度が速くなる．一方、ソース
電極８及びドレイン電極９とゲート電極３との間隔がｔ
ｎ以下に短くなると、ビエゾ効果が効かなくなって、し
きい値電圧の制ｊ１が不可能になるが、ドレイン電極９
の端部の全領域またはソース電極８とドレイン電極９と
の一部領域とゲート電極３との間隔を長くすることによ
って、ビエゾ効果が効くようになり、しきい値電圧の制
御が可能になる．
〔実施例〕
以下、図面を参照しつ一、本発明の五つの実施例に係る
シッットキーゲート型ＦＥＴの製造方法について説明し
、本発明の構成を明らかにする．』」」舛
第２ａ図、第２ｂ図参照
第２ｂ図は、第２ａ図のＢ−Ｂ断面図である．半絶縁性
ＧａＡｓ基板ｌ上にシリコン等の不純物をイオン注入し
てｎ型のＧａＡｓ層を形成した後、ＷＳｉ等の金属層を
全面に形成し、レジスト膜をマスクとしてエッチングを
なして、ゲート電極３を形成する．ゲート電極３をマス
クにしてシリコン等の不純物をイオン注入してｎ・型の
ソース領域４とドレイン領域５とを形成する．第３ａ図
、第３ｂ図参照
第３ｂ図は、第３ａ図のＣ−Ｃ断面図である．全面にレ
ジスト膜６を形成し、ソース電極とドレイン１］ｔｓと
に開口を有するフォトマスク（図示せず）を使用して、
ソース電極とドレイン電極との形成領域にそれぞれ開口
７ａ、７ｂを形成する．このとき、ソース電極形成用開
口７ａとゲート電極５との間隔は短く、ドレイン電極形
成用間口７ｂとゲート電極電８ｉ３との間隔は長くなる
ように関口７ａ、７ｂを形成する。By the way, an insulating film is formed between the gate electrode 3 and the source electrode 8 and between the gate electrode 3 and the drain electrode 9 by utilizing the natural law that the threshold voltage of an FET changes due to the piezo effect. A commonly used method is to control the threshold voltage to a desired value by changing the effectiveness of the piezoelectric effect by freely selecting the thickness of the piezoelectric layer. However, in order to reduce the source resistance and increase the switching speed, if the distance between the source 'QNJi8/drain electrode 9 and the gate electrode 3 is shortened to about 1β field or less, the insulating film formed on the gate The potency of the piezo effect does not change as the thickness changes, thus
It becomes impossible to control the threshold voltage of the FET to a desired value. The purpose of the present invention is to eliminate this drawback, by lowering the source resistance and increasing the switching speed.
Moreover, it is an object of the present invention to provide an F-T whose threshold voltage can be controlled by the piezo effect. [Means for solving &lKB] The above object is to form a gate electrode (3) on a semiconductor layer of one conductivity type by dividing it into two parts, and
The source region (4) and drain region (5), which are separated by 3), are of opposite conductivity type, and a source electrode (
8) and a drain Tl rod (9) are formed.
A gate electrode (3) is formed on the type FET or one conductivity type semiconductor layer by dividing it into two parts, and a source region (4) is formed separated by this gate electrode (3).
) and the drain region (5) are high impurity concentration regions of one conductivity type, and the source region (4) and the drain region (5)
and on top of the source itffi (8) and drain electrodes (9)
In a Schittky gate type FET in which a The first means consists of the source region (4) and the drain region (5).
), a pair of source@8i (8) and drain electrode (9) is formed, the distance between the source electrode (8) and the gate electrode (3) is short, and the drain electrode The distance between (9) and the gate wire (3) is made longer. In the second means, at least two pairs of source electrodes (8) and drain electrodes (9) are formed, an end of one pair of source electrodes (8) and an end of one of drain electrodes (9). The distance between the end of the other pair of source electrodes (8) and the end of the drain electrode (9) and the gate electrode (3) is increased. It is something. In the third means, a pair of source electrode (8) and drain electrode (9) is formed, and this source electrode (
8) and one end of the drain electrode (9) and the gate}tl
4 (3) is short, and the distance between the other end of the source electrode (8) and the other end of the drain electrode (9) and the gate electrode (3) is long. The fourth means is 1
A pair of source electrode (8) and drain electrode (9) is formed, and this source electrode (8) and drain electrode (
9), there is formed at least one region and one region where the distance between the end of the source electrode (8) and the end of the drain electrode (9) and the gate 1tffi (3) is short and long. It is something. [Function] In the FET according to the present invention, the source 1N! By shortening the distance between the entire region or a portion of the end of i8 and the gate electrode 3, the source resistance is reduced, K{1 becomes large, and the switching speed becomes faster. On the other hand, the distance between the source electrode 8 and the drain electrode 9 and the gate electrode 3 is t
When the length is less than n, the Viezot effect becomes ineffective and it becomes impossible to control the threshold voltage j1, but the drain electrode 9
By increasing the distance between the gate electrode 3 and the entire region at the end of the source electrode 8 and the drain electrode 9 and the gate electrode 3, the Viezo effect becomes effective and the threshold voltage can be controlled. ．． [Embodiments] Hereinafter, with reference to the drawings, methods for manufacturing Schittky gate FETs according to five embodiments of the present invention will be explained to clarify the structure of the present invention. '''' See Figures 2a and 2b. Figure 2b is a sectional view taken along line BB in Figure 2a. After forming an n-type GaAs layer by ion-implanting impurities such as silicon onto a semi-insulating GaAs substrate l, a metal layer such as WSi is formed on the entire surface, and etching is performed using a resist film as a mask to form a gate electrode. Form 3. Using the gate electrode 3 as a mask, an impurity such as silicon is ion-implanted to form an n-type source region 4 and drain region 5. See FIGS. 3a and 3b. FIG. 3b is a sectional view taken along the line C--C in FIG. 3a. A resist film 6 is formed on the entire surface, and a photomask (not shown) having openings at the source electrode and the drain 1]ts is used.
Openings 7a and 7b are formed in the formation regions of the source electrode and drain electrode, respectively. At this time, the gates 7a and 7b are formed so that the distance between the source electrode formation opening 7a and the gate electrode 5 is short, and the distance between the drain electrode formation opening 7b and the gate electrode electrode 8i3 is long.
第１ａ図、第１ｂ図参照 第１ｂ図は、第１ａ図のＡ−Ａ断面図である。See Figures 1a and 1b. FIG. 1b is a sectional view taken along the line AA in FIG. 1a.
全面に金ゲルマニウム層と金層との二重層を形成し、リ
フトオフしてソース領域４上にソース電極８を、ドレイ
ン領域５上にドレイン電極９を形成する．
第」■外
第４図参照
第１例において、ソース電極８とドレイン電極９とを第
４図に示すように、少なくとも２対に分割し、１対のソ
ース電極８とドレイン電極９との端部とゲート電極３と
の間隔を短くし、他の１対の間隔を長く形成する．
男」口外
第５図参照
第１例において、ソース電極８とドレイン電極９とを第
５図に示すように、それぞれの１端とゲート電極３との
間隔を短く、他端とゲート電極３との間隔を長く形成す
る．
１｛１
第６図参照
第１例において、ソース電極８とドレイン電極９とを第
６図に示すように、ゲート電極３との間隔が短い領域と
長い領域とを少なくとも１箇所づ＼有するように形成す
る．
ｔ５＝舅
第７図参照
第１例において、ソース電極８とドレイン電極９とを第
７図に示すように、鋸歯状に形成する．上記の５つの実
施例のうち、第２例、第３例、第４例、第５例は、ソー
ス電極８とドレイン電極９とが ゲート電極３に対して
左右対称に配置されているので、ソース電橋８とドレイ
ンｉｆｔ掻９とをゲートｉｉ掻３に対して左右いずれの
側にも自由に選択できるという利点がある。A double layer of a gold germanium layer and a gold layer is formed on the entire surface and lifted off to form a source electrode 8 on the source region 4 and a drain electrode 9 on the drain region 5. In the first example, the source electrode 8 and the drain electrode 9 are divided into at least two pairs as shown in FIG. The distance between the gate electrode 3 and the gate electrode 3 is shortened, and the distance between the other pair is made long. In the first example, as shown in FIG. 5, the source electrode 8 and the drain electrode 9 are arranged so that the distance between one end of each and the gate electrode 3 is short, and the distance between the other end and the gate electrode 3 is shortened. Create a long interval. 1 {1 Refer to FIG. 6 In the first example, the source electrode 8 and the drain electrode 9 are arranged so as to have at least one region with a short distance from the gate electrode 3 and one region with a long distance as shown in FIG. Form into. t5 = father-in-law Refer to Fig. 7 In the first example, the source electrode 8 and the drain electrode 9 are formed in a sawtooth shape as shown in Fig. 7. Of the five embodiments described above, in the second, third, fourth, and fifth examples, the source electrode 8 and the drain electrode 9 are arranged symmetrically with respect to the gate electrode 3, so that There is an advantage that the source bridge 8 and the drain ift bridge 9 can be freely selected on either the left or right side of the gate ii.
なお、実施例はショットキーゲート型ＦＥＴについて説
明したが、ＭＯＳ型ＦＥＴにおいても、ソース電極とド
レイン電極とを前記の実施例に示した形状と同じ形状に
形成することによって同一の効果が得られる．
（発明の効果）
以上説明せるとおり、本発明に係る半導体装置において
は、ソース電極の端部の全領域または一部領域とゲート
電極との間隔が短く形成されているため、ソース抵抗が
低減してＫ値が大きくなり、スイッチング速度が速くな
る．一方、ドレイン電極の端部の全領域またはソース電
極とドレイン電極との一部領域とゲート電捲との間隔が
長く形成されているため、ピエゾ効果が効いて、しきい
値電圧の制御が可能になる．Although the embodiment has been described with respect to a Schottky gate FET, the same effect can be obtained in a MOS FET by forming the source electrode and drain electrode in the same shape as shown in the previous embodiment. ．． (Effects of the Invention) As explained above, in the semiconductor device according to the present invention, the distance between the gate electrode and all or part of the end region of the source electrode is formed short, so that the source resistance is reduced. As a result, the K value becomes larger and the switching speed becomes faster. On the other hand, because the distance between the entire end of the drain electrode or a portion of the source and drain electrodes and the gate electrode is long, the piezo effect is effective and the threshold voltage can be controlled. become.
第１ａ図、第１ｂ図、第４図、第５図、第６図、第７図
は、本発明に係るショントキーゲート型ＦＥＴの構成図
である．
第２ａ図、第２ｂ図、第３ａ図、第３ｂ図は、本発明に
係るショットキーゲート型ＦＥＴの工程図である．
第８ａ図、第８ｂ図は、従来技術に係るショノトキーゲ
ート型ＦＥＴの構成図である．
９１・
ドレイン電極の端部．1a, 1b, 4, 5, 6, and 7 are configuration diagrams of a Shontokey gate type FET according to the present invention. 2a, 2b, 3a, and 3b are process diagrams of the Schottky gate type FET according to the present invention. FIGS. 8a and 8b are configuration diagrams of a Shonotoky gate type FET according to the prior art. 91. End of drain electrode.
Claims (1)
レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
１対のソース電極（８）とドレイン電極（９）との組が
形成されてなり、該ソース電極（８）の端部と前記ゲー
ト電極（３）との間隔は短くされ、該ドレイン電極（９
）の端部と前記ゲート電極（３）との間隔は長くされて
なることを特徴とする半導体装置。 ［２］ゲート電極（３）を挟んでソース領域（４）とド
レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
少なくとも２対のソース電極（８）とドレイン電極（９
）との組が形成されてなり、該少なくとも２対のソース
電極（８）とドレイン電極（９）との組のうち、１対の
ソース電極（８）の端部及びドレイン電極（９）の端部
とゲート電極（３）との間隔は短くされ、他の１対のソ
ース電極（８）の端部及びドレイン電極（９）の端部と
ゲート電極（３）との間隔は長くされてなることを特徴
とする半導体装置。 ［３］ゲート電極（３）を挟んでソース領域（４）とド
レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
１対のソース電極（８）とドレイン電極（９）との組が
形成されてなり、 該ソース電極（８）の１端及びドレイン電極（９）の１
端とゲート電極（３）との間隔は短くされ、前記ソース
電極（８）の他端及びドレイン電極（９）の他端とゲー
ト電極（３）との間隔は長くされてなる ことを特徴とする半導体装置。 ［４］ゲート電極（３）を挟んでソース領域（４）とド
レイン領域（５）とが形成され、 該ソース領域（４）とドレイン領域（５）との上には、
１対のソース電極（８）とドレイン電極（９）との組が
形成されてなり、 該ソース電極（８）とドレイン電極（９）とには、該ソ
ース電極（８）の端部及びドレイン電極（９）の端部と
ゲート電極（３）との間隔が短い領域と長い領域とが少
なくとも１箇所づゝ形成されてなる ことを特徴とする半導体装置。[Claims] [1] A source region (4) and a drain region (5) are formed with a gate electrode (3) in between, and on the source region (4) and drain region (5), ,
A pair of source electrode (8) and drain electrode (9) is formed, and the distance between the end of the source electrode (8) and the gate electrode (3) is shortened, and the distance between the end of the source electrode (8) and the gate electrode (3) is shortened. 9
) and the gate electrode (3) are spaced apart from each other. [2] A source region (4) and a drain region (5) are formed with the gate electrode (3) in between, and on the source region (4) and drain region (5),
At least two pairs of source electrodes (8) and drain electrodes (9)
), and among the at least two pairs of source electrodes (8) and drain electrodes (9), the ends of one pair of source electrodes (8) and the ends of drain electrodes (9) are formed. The distance between the end and the gate electrode (3) is shortened, and the distance between the end of the other pair of source electrodes (8) and the drain electrode (9) and the gate electrode (3) is lengthened. A semiconductor device characterized by: [3] A source region (4) and a drain region (5) are formed with the gate electrode (3) in between, and on the source region (4) and drain region (5),
A pair of source electrode (8) and drain electrode (9) is formed, one end of the source electrode (8) and one end of the drain electrode (9).
The distance between the end and the gate electrode (3) is shortened, and the distance between the other end of the source electrode (8) and the other end of the drain electrode (9) and the gate electrode (3) is lengthened. semiconductor devices. [4] A source region (4) and a drain region (5) are formed with the gate electrode (3) in between, and on the source region (4) and drain region (5),
A pair of source electrode (8) and drain electrode (9) is formed, and the source electrode (8) and drain electrode (9) have an end portion of the source electrode (8) and a drain electrode. A semiconductor device characterized in that at least one region with a short distance and one region with a long distance between an end of an electrode (9) and a gate electrode (3) are formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5510089A JPH02235346A (en) | 1989-03-09 | 1989-03-09 | semiconductor equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5510089A JPH02235346A (en) | 1989-03-09 | 1989-03-09 | semiconductor equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02235346A true JPH02235346A (en) | 1990-09-18 |
Family
ID=12989330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5510089A Pending JPH02235346A (en) | 1989-03-09 | 1989-03-09 | semiconductor equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02235346A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173556A (en) * | 2005-12-22 | 2007-07-05 | Mitsubishi Electric Corp | High frequency semiconductor device |
-
1989
- 1989-03-09 JP JP5510089A patent/JPH02235346A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173556A (en) * | 2005-12-22 | 2007-07-05 | Mitsubishi Electric Corp | High frequency semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69008386T2 (en) | Thin film transistor. | |
| JPH02148738A (en) | Method for manufacturing field effect transistors | |
| JPH05235362A (en) | Semiconductor device | |
| JPH02235346A (en) | semiconductor equipment | |
| JPH0382163A (en) | Power MOSFET and its manufacturing method | |
| JPS63213372A (en) | Field-effect semiconductor device | |
| JPH04280474A (en) | Soi structure mosfet | |
| JP2510231Y2 (en) | DMOS transistor | |
| JPS6378574A (en) | Manufacturing method of semiconductor device | |
| KR940016927A (en) | Method of manufacturing MOS-FET with vertical channel using trench structure | |
| JPH0548109A (en) | Vertical MOS transistor and method of manufacturing the same | |
| JPH01208869A (en) | Semiconductor device and its manufacturing method | |
| JPS61237473A (en) | field effect transistor | |
| JPH0348429A (en) | Semiconductor device and manufacture thereof | |
| JPS6119177A (en) | Field-effect type transistor having split self-alignment gate structure | |
| KR940001398B1 (en) | Manufacturing method of mosfet | |
| KR960015325B1 (en) | Field effect transistor | |
| JPS63132483A (en) | Junction-gate field-effect transistor and manufacture of same | |
| JPH03109725A (en) | Manufacturing method of semiconductor device | |
| KR940010308A (en) | Thin film transistor and method of manufacturing the same | |
| JPS57211779A (en) | Field effect transistor | |
| JPS63281473A (en) | Field-effect semiconductor device and manufacture thereof | |
| JPH012364A (en) | semiconductor equipment | |
| JPS6473677A (en) | Field-effect transistor | |
| JPH0439942A (en) | Semiconductor device and manufacture thereof |