JPH02228106A - 発振器内蔵半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばマイクロコンピュータのような発振器
内蔵半導体集積回路に間する。

［従来の技術］ 第５図は従来のこの種の発振器内蔵半導体集積回路を示
す回路図である。この回路は、発振回路１及びこの発振
回路１の発振出力を増幅する発振出力バッファ回路５か
ら成る発振装置６と、この発振装置６の発振出力に従っ
て作動するディジタル論理部３とにより構成されている
。これら発振回路１１発振出力バッファ回路５及びディ
ジタル論理部３には、寄生抵抗ｒａ　１　ｒｌ）　Ｈｒ
６　、　ｒ４　。

ｒ＠を有する電源ラインを介して電源電圧ＶＤＤが供給
されると共に、寄生抵抗ｒｆ　＊　ｒ　、＊　ｒｈ　１
ｒｌ　、ｒＪを有する接地ラインを介して接地電圧ＧＮ
Ｄが供給されている０発振回路１は、水晶又はセラミッ
クからなる振動子１３及び帰還抵抗１４をインバータ１
５の入力端と出力端との間に並列接続したゲート発振回
路により構成されており、電源ライン上のＡ点及び接地
ライン上のＦ点から夫々電源電圧Ｖｐｌ）及び接地電圧
ＧＮＤを供給されて、振動子１３の固有振動数で決定さ
れる周波数の発振出力りを出力する１発振出力バッファ
回路５は、電源ライン上のＢ点及び接地ライン上のＧ点
から夫々電源電圧ＶＤＤ及び接地電圧ＧＮＤを供給され
て動作するインバータ１６ｂにより構成されており、発
振回路１の発振出力りを入力して、これを反転した発振
出力Ｍを出力する。また、ディジタル論理部３は、電源
ライン上の０点、Ｄ点及び接地ライン上のＨ点、１点か
ら夫々電源電圧ＶＤＤ及び接地電圧ＧＮＤを供給されて
動作するＣＭＯＳインバータ１７．１８等がら構成され
、発振装置６から発振出力Ｍを入力して所定の回路動作
を行なうものとなっている。

このように構成された従来の発振器内蔵半導体集積回路
の動作について第６図及び第７図を参照して説明する。

第６図（ａ）は発振回路１を構成するインバータ１５の
入出力特性を示す特性図である。この発振回路１は、イ
ンバータ１５の出力を帰還抵抗１４及び振動子１３によ
り構成される帰還回路を介して入力に帰還させて発振出
力りを得ている。ここで、この発振出力りの発振動作中
心電圧Ｖｏｓｃは、インバータ１５の入出力特性の中点
Ｐ（以下、動作安定点という）に設定される。

また、第６図（ｂ）は、このような発振動作中心電圧Ｖ
　ｏｓｃを有する発振回路１の発振初期の発振出力りの
波形を示す波形図である。非発振期間において、発振回
路１は動作安定点Ｐに固定されている。そして、発振開
始点において発振を開始すると、時間の経過に伴ってそ
の振幅は徐々に大きくなり［第６図（ｂ）発振開始期間
］、安定発振期間に至ると、発振出力りの振幅は飽和し
、安定した発振波形が得られる。

第７図は上述した発振出力りを入力する発振出力バッフ
ァ回路５及びこの発振出力バッファ回路５の発振出力Ｍ
を入力するディジタル論理部３の動作を示す特性図であ
る。

発振出力バッファ回路５が前述した発振回路１の発振出
力りを入力すると、発振開始期間では、第７図中Ｉに示
すように、発振出力バッファ回路５を構成するインバー
タ１６ｂはＭＯＳトランジスタの遷移領域Ｑで動作する
。そして、発振出力バッファ回路５からの発振出力Ｍは
、ディジタル論理部３を構成するインバータ１７の入力
閾値を挟んで第７図中Ｉに示すＭの範囲で変化し、この
発振出力Ｍを入力するインバータ１７も、第７図■に示
すように、それを構成するＭＯＳ）ランジスタの遷移領
域で動作をする。そして、時間の経過と共に、発振出力
りの振幅が飽和すると、発振出力バッファ回路５の発振
出力Ｍの振幅も飽和し、ディジタル論理部３はこの発振
出力Ｍを供給されて動作する。

［発明が解決しようとする課題］ しかしながら、上述した従来の発振器内蔵半導体集積回
路においては、発振出力バッファ回路５の入力閾値が発
振回路１の発振動作中心電圧Ｖ　ｏｓｃ付近にあるため
、発振開始期間の発振出力りの微小振幅が発振出力バッ
ファ回路５によって増幅され、ディジタル論理部３に伝
達される。そして、この発振初期においては、発振出力
バッファ回路５の発振出力Ｍを入力するＣＭＯ９構成の
インバータ１７が第７図中■に示すように遷移領域で動
作することになるため、この遷移領域において、電源ラ
インから接地ラインへ第７図中■で示すような大きな貫
通電流が流れることになる。

このため、電源ライン及び接地ラインに付随する寄生抵
抗ｒ　ａ　ｒ　ｒ　ｂ　＋　ｒｏ　＋　ｒ　ｄ　＋　ｒ
”　ｅ及びｒ　ｆ　＋ｒｇ、ｒＩｌ＋　ｒｌ、ｒＪに貫
通電流が流れ、これら電源ライン及び接地ラインに接続
された発振装置６及びディジタル論理部３に電気的ノイ
ズを与えてしまう、この結果、振動子１３の微小な励起
電圧が乱され、発振回路１が正常に発振しなくなるとい
う問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
発振開始点近傍における電気的ノイズを抑制し、異常発
振を招来することがない発振器内蔵半導体集積回路を提
供することを目的とする。

［課題を解決するための手段］ 本発明に係る発振器内蔵半導体集積回路は、発振回路と
、この発振回路の出力を増幅する発振出力バッファ回路
と、この発振出力バッファ回路の出力を入力する回路と
が同一の電源ラインに接続された発振器内蔵半導体集積
回路において、前記発振出力バッファ回路は、その入力
閾値が前記発振回路の発振出力の中心電圧とは異なるレ
ベルに設定され、少なくとも一つの入力同値が前記発振
出力の中心電圧よりも高いレベルに設定されていること
を特徴とする。

［作用］ 本発明においては、発振回路の出力を入力し、これを増
幅して次段の回路に出力する発振出力バッファ回路の入
力同値が発振回路の発振出力の中心電圧とは異なるレベ
ルに設定され、少なくとも一つの入力同値が前記発振出
力の中心電圧よりも高いレベルに設定されているから、
発振回路の出力振幅が特定の値以上にならないと、発振
出力バッファ回路からは発振出力が得られない、従って
、発振回路が不安定な状態である発振開始期間では、発
振出力が発振出力バッファ回路から出力されることがな
く、発振回路が安定し、その発振出力の振幅が飽和して
から発振出力バッファ回路の出力が次段の回路に出力さ
れることになる。

従って、本発明によれば、発振回路の発振開始期間にお
ける貫通電流の発生が抑制され、これに起因した電源ラ
インのノイズ発生を防止することができる。このため、
発振回路から安定した発振出力を得ることができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る発振器内蔵半導体
集積回路を示す回路図である。なお、第１図において第
５図と同一物には同一符号を付して詳しい説明を省略す
る。

本実施例が第５図に示す従来例と相違する点は、従来の
発振出力バッファ回路５で使用されていたインバータ１
６ｂに代えて、入出力特性にヒステリシス特性を有する
シュミットトリガ回路１６゜を使用して発振出力バッフ
ァ回路２を構成した点である。シュミットトリガ回路１
６１は、その入力不感帯幅が発振開始期間における発振
回路１の振幅よりも広く設定されている。この発振出力
バッファ回路２及び発振回路１により発振装置４が構成
されている。

このように構成された第１の実施例の動作にっいて第２
図を参照しながら説明する。

発振回路１が発振を開始すると、発振開始期間において
は、発振回路１の発振出力りの振幅が発振出力バッファ
回路２のシュミットトリガ回路１６ａの入力不感帯幅以
下であるから、発振出力バッファ回路２の出力Ｍの電圧
は接地電圧ＧＮＤ近傍のレベル又は電源電圧ＶＤＤ近傍
のレベルのいずれか一方のレベルに固定される（第２図
中■）。

この結果、この発振出力Ｍを入力するインバータ１７は
第２図中■に示すように電源電圧ＶＤＤレベル又は接地
電圧ＧＮＤレベルに固定されるため、第２図中■からも
明らかなように、このインバータ１７に貫通電流が流れ
ることはない。

従って、従来のような貫通電流に起因した電気的ノイズ
が発生することはなく、これによって発振回路１が異常
発振することもなくなる。

次に、本発明の第２の実施例について説明する。

この実施例では、シュミットトリガ回路１６゜に代えて
、入力閾値を発振動作中心電圧Ｖｏｓｃ［第６図（ａ）
］よりも高く設定したインバータ（図示せず）を使用し
て発振出力バッファ回路を構成している。

即ち、通常、インバータをＣＭＯ８で構成する場合、そ
の入力閾値は、インバータを構成するＰチャネル（以下
Ｐｃｈ））ランジスタ及びＮチャネル（以、下Ｎｃｈ）
）ランジスタの各相互コンダクタンス（以下、ｇｍとい
う）の比に依存する。

ここでｇｍは以下の式で定義される。

ｇｍ＝　［δＩＤ／δＶＧ　］　ＶｏＣＣＷ／Ｌ−（１
）■Ｄ＝ドレイン電流　　Ｗ：ゲート幅 ■Ｄニドレイン電圧　　Ｌ：ゲート長 ＶＧ：ゲート電圧 即ち、ｇｍとは、ある一定ドレイン電圧ＶＤのもとての
ゲート電圧ＶＧの変化分に対するトレイン電流ＩＤの変
化分で定義され、トランジスタのゲート幅Ｗとゲート長
しの比にほぼ比例する６通常、ＣＭＯＳインバータでは
、Ｐｃｈ）ランジスタとＮｃｈトランジスタとのｇｍの
比を１＝１に設定することによりＣＭＯＳインバータの
入力同値を電源電圧ＶＤＤの１／２としているが、ｇｍ
の比を１＝１からずらすことによりこのＣＭＯＳインバ
ータの入力閾値を変化させることができる。

第３図はＣＭＯＳインバータの入出力特性のｇｍ依存性
を示す特性図である。即ち、ＣＭＯＳインバータの入力
閾値はＰｃｈ）ランジスタのｇｍを大きくすれば上昇し
、Ｎｃｈ）ランジスタのｇｍを大きくすれば低下する方
向に移動する。

また、Ｐｃｈ）ランジスタとＮｃｈ）ランジスタとのｇ
ｍ比は、（１）式より、Ｐｃｈ及びＮｃｈトランジスタ
の各ゲート幅Ｗ及びゲート長しの比を変えることにより
変更することができる。従って、例えば、ｇｍ比を１　
：　０．７のようにＰｃｈトランジスタ側のｇｍを大き
くすればインバータの入力閾値を発振回路の発振動作中
心電圧Ｖ　ｏｓｃより高く設定することができる。

第４図は発振出力バッファ回路を構成するインバータを
ＣＭＯＳで構成し、この入力閾値を発振回路の発振動作
中心電圧Ｖｏｓｃより高く設定した場合の伝搬特性を示
した特性図である。第４図中Ｉに示すように、発振出力
バッファ回路に発振回路から発振開始点近傍の小振幅の
電圧が入力されたとしても、発振出力しは発振出力バッ
ファ回路を構成するインバータの入力閾値を超えないた
め、その出力は電源電圧ＶＤＤ近傍のレベルに固定され
る。このため、第４図中■、■から明らかなようにディ
ジタル論理部も論理的変化をせず、貫通電流も流れない
、また、次段への変化の伝搬はないので電源ラインと接
地ラインとの間に貫通電流は流れない、従って、発振回
路の発振開始動作時において、悪影響を与える電気的ノ
イズが生じることはない。

［発明の効果］ 以上説明したように本発明は、発振回路の発振出力を増
幅して出力する発振出力バッファ回路の入力閾値を発振
開始点近傍における発振出力の中心電圧とは異なるレベ
ルに設定され、少なくとも一つの入力閾値が前記発振出
力の中心電圧よりも高いレベルに設定したから、発振開
始点近傍においては、発振出力バッファ回路の出力は電
源又は接地のレベルの近傍に固定され、この発振出力バ
ッフ１回路の出力を入力する回路の動作は安定し、電気
的ノイズを発生することがない、従って、本発明によれ
ば、この電気的ノイズによって発振回路が異常発振する
ことがないという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る発振器内蔵半導体
集積回路を示す回路図、第２図は第１図に示す回路の動
作を説明するための特性図、第３図は本発明の第２の実
施例の回路の動作を説明するための特性図、第４図は本
発明の第２の実施例の回路の動作を説明するための特性
図、第５図は従来の発振器内蔵半導体集積回路を示す回
路図、第６図は第５図に示す発振回路の動作を説明する
ための特性図、第７図は第５図に示す回路の動作を説明
するための特性図である。 １；発振回路、２．５；発振出力バッファ回路、３；デ
ィジタル論理部、４，６；発振装置、１３；振動子、１
４；抵抗、１５．１６ｂ、１７．１８；インバータ、１
６ａ；シュミットトリガ回路、ＧＮＤ　、接地電圧、Ｌ
、Ｍ；発振出力、Ｎ；出力信号、ｒａｒ　ｒｂ＋　ｒｏ
、ｒａｒ　ｒｌｌ＋　ｒｆ＋ｒＭ　＋　ｒｂ　＋　ｒ＋
　ｌ　ｒＪ　　：寄生抵抗、Ｖ　Ｄ　Ｄ　：電源電圧

Claims (1)

【特許請求の範囲】
1. （１）発振回路と、この発振回路の出力を増幅する発振
   出力バッファ回路と、この発振出力バッファ回路の出力
   を入力する回路とが同一の電源ラインに接続された発振
   器内蔵半導体集積回路において、前記発振出力バッファ
   回路は、その入力閾値が前記発振回路の発振出力の中心
   電圧とは異なるレベルに設定され、少なくとも一つの入
   力閾値が前記発振出力の中心電圧よりも高いレベルに設
   定されていることを特徴とする発振器内蔵半導体集積回
   路。