JPH02216581A

JPH02216581A - 情報処理装置

Info

Publication number: JPH02216581A
Application number: JP32293089A
Authority: JP
Inventors: Kazushi Sakamoto; 一志坂本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-13
Filing date: 1989-12-13
Publication date: 1990-08-29
Also published as: JPH0465406B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明は情報処理装置に関し、プログラムの先頭ないし
途中に付加した制御命令によってハードウェアないしフ
ァームウェアの構造を変更するようにしたものである。

従来技術と問題点従来、計算機の設計は、機能拡張等は別として、定めら
れたハードウェアの構成ないし論理に従って設計されて
いる。従って、各種のプログラムを流した場合、そのプ
ログラムの内容により計算機の性能が太き（変わる０例
えば、外部メモリのアクセス頻度が高い事務処理プログ
ラムと、内部レジスタを多（使用する科学技術用プログ
ラムとでは、使用する計算機の構造例えばデータレジス
タ、命令レジスタのどちらが多く確保されているか等に
より性能の差が太き（でる。

このため汎用計算機においてどのようなプログラムに対
しても性能が上がるように設計しようとしても、上述し
た理由からこれは極めて難しい。

そこで従来は、（１）構成制御によるシステムの設定、
（２）ＯＰＳＲ（Ｏｐｅｒａｔｉｏｎ　５ｔａｔｕｓ　
Ｒｅｇｉｓｔｅｒ）によるハードウェア内部の論理変更
等の対策が考えられているが、前者はシステム設置時に
決定されてしまい、後者は主にオペレータが０ＰＳＲを
変更するものであるためオペレータの負担を重（する、
また両者ともプログラムが変わった時（ＴＳＳ等で）に
対する柔軟性は全くない。

発明の目的本発明は、上述の如き問題点を解決するために、計算機
自身がソフトウェアつまり各種の命令の集合体に適する
ように自動的にハードウェアないしファームウェアの構
造（構成ないし論理）を変更できるようにするものであ
る。

発明の構成本発明は、複数のアクセスパイプと、複数バンクからな
るメモリと、前記複数バンクに対し、複数のアクセスパ
イプ毎に複数のアクセスタイミングを決められている複
数のバンクからなるメモリと、前記複数のアクセスパイ
プはそれぞれ前記複数バンクを重複しない様に前記タイ
ミングに従ってアクセスするモードと、前記複数のアク
セスパイプのうち一つのアクセスパイプが、前記複数の
アクセスタイミングのタイミング全ての点又は何れかの
タイミングに於いて、前記複数バンク全てにアクセスす
るモードとを切り替える為の変更機能とを有し、前記変
更機能は制御命令によって起動するようにしてなること
を特徴とするが、以下図面を参照しながらこれを詳細に
説明する。

発明の実施例ベクトルプロセッサのように高速化を図る計算機では、
複数の命令及びその命令で処理する複数の外部データを
バッファリングしておき、演算機等の状態によってプロ
グラム上後続する命令を先行する命令より先に実行する
ことがある（命令の追い越し）、そのために、複数の命
令及び外部データをそれぞれ命令保持部（ｉＲ）とデー
タ保持部（ＤＲ）に取り込んで命令の発信順序及びタイ
ミングを制御する。

この−例として従来のベクトル命令制御装置（Ｖｌｕ）
を第１図に示す。この命令制御装置は命令取込み回路ｌ
と命令発信回路２からなり、１つの命令（対しデータが
２つずつ（ファーストとセカンド）入力されるものとす
る。３は外部メモリ、補助プロセッサ等の外部装置で命
令及びデータを送出する。命令取込み回路１内の４はバ
ッファで、外部装置３からの命令及びデータをバッファ
する。５はフラグ制御回路でデータの管理を行なう、ｉ
Ｒ，〜、はインストラクションレジスタ、Ａ　Ｒｏ〜３
はデータアドレスレジスタ、ＤＲＦはファーストデータ
レジスタ、Ｄ　Ｒｓはセカンドデータレジスタ、ＣＬは
クロックである。またＳＥＬはセレクタ回路、１０１は
命令及びデータを伝えるバス線、１１０はＬＲ，の命令
で処理するデータを示すアドレス線、ｌｌ’ｌはデータ
レジスタＤＲのリード（ＲＥＡＤ）アドレス線、１１２
は発信された命令で処理するデータの記憶場所を示すア
ドレス線である。

外部装置！３からは命令、ファーストデータ、セカンド
データ（この繰り返し）の順に情報が送られ、バッファ
４に保持される。バッファ４からは同様の順に情報が取
り出され、クロックＣＬゆ。

ＣＬＤＦ、ＣＬｏｓが順にオンになると命令はインスト
ラクションレジスタｉＲ０へ、また２つのデータはそれ
ぞれデータレジスタＤＲ，，ＤＲＳにセットされる。ま
たクロックＣＬ、がオンになるとき、フラグ制御回路５
ではデータレジスタＤＲのアドレス（図示の例ではθ〜
３）のうち、フラグ（後述する）がオフになっているも
ののうちの１つを信号線１１０を通してアドレスレジス
タＡＲ０にセットする。アドレスレジスタＡＲ０の内容
はその後クロックＣＬ　ＩＩＦ、、　Ｄ　Ｌ　ａｓがオ
ンになる時に、それぞれデータレジスタＤＲＦ、ＤＲｓ
のライト（ＷＲｉＴＥ）アドレスとなる（信号線１１３
）。命令発信回路２では、インストラクションレジスタ
ｉＲ１〜ｉＲ３のどれかが空（と、クロックＣＬ。

〜ＣＬ３のうちの１つがオンになり、対応するインスト
ラクションレジスタとアドレスレジスタにそれぞれレジ
スタｉＲ，，ＡＲ＠の内容を取り込む。また、演算袋Ｗ
（後述する）は命令の前後関係などから発信すべき命令
を決定し、セット信号ｓｅｌにより、レジスタｉＲ，〜
ｉＲｓの１つをセレクトし、演算装置に命令を発信する
。同時に対応するアドレスレジスタＡＲＩ〜Ａ　Ｒｓの
１つを信号線１１２を通してフラグ制御回路５に送る。

フラグ制御回路５では、送られてきたアドレスを信号線
１１１を通してデータレジスタＤＲに伝え、２つのデー
タ１ｓｔ、２ｎｄを演算装置へ送る。

演算装置では、発信された命令及び２つのデータを受け
とって処理を行なう。

第２図はフラグ制御回路５の詳細図で、２１０〜２１２
は第１図の信号線１１０／１１２に相当する。２３０〜
２３３が第１図のデータレジスタＤＲの各アドレスθ〜
３にあるデータの有効、無効を示すフラグであり、セッ
ト（Ｓ）／リセット（Ｒ）型のラッチを用いである。　
ＳＥＴ　ＦＬＡＧは第１図のクロックＣｔＯがオンにな
るとき同時にオンになる信号で、フラグ２３０〜２３３
のセットタイミングを決定する。　５ＴＡＲＴ　１Ｎｓ
ＴＲＵｃＴｉｏＮは命令発信時に第１図の命令発信回路
２から送らてくる信号で、フラグ２３０〜２３３のリセ
ットタイミングを決定する。２２２は信号線２１２上の
アドレスをデコードしてどのアドレスのフラグかを示す
デコーダ、２２１はフラグの状態によって空いているア
ドレスを示すセレクト回路、２２０はセレクトされたア
ドレスをエンコードするエンコーダである。尚、セレク
ト回路２２１の出力ＡＬＬ　ＢＵＳＹは、全てのアドレ
スのデータが有効でそれ以上データを取り込めないこと
を示す信号である。またＲＡＲは信号線２１２（第１図
の１１２）上の信号をラッチして信号線２１１（第１図
の１１１）の信号とし、これを第１図のデータレジスタ
ＤＲに送るレジスタである。

動作を説明する。セレクト回路２２１により有効でない
データ（すでに演算装置に送出されたデータ）のアドレ
ス（フラグはリセット状態）をセレクトしく値の小さい
ものを優先）、それをエンコーダ２２０でコード化した
後信号線２１０（第１図の１１０）の信号として第１図
のアドレスレジスタＡＲ，に伝える。データレジスタＤ
Ｒの各アドレス及び該各アドレスに対応するフラグ２３
０〜２３３は本例では４個であるから２値２ビ・ントで
表わされ、２３０は００．２３１は０１，２３２は１０
．２３３は１１が割当てられている。

これらのフラグのリセット及びこれらのフラグによるデ
ータレジスタＤＲの空きアドレスの指定もこの２値２ビ
ツトで行なわれる。例えばフラグ２３０のみリセットの
場合は信号線は２１０はＯＯの状態になり、また信号線
２１２がＯＯの状態になってフラグ２３０のリセットが
行なわれる。信号ｌＡ２１０の信号がクロックＣＬｏオ
ンでレジスタＡ　Ｒｏにセットされたら、同時に対応す
るアドレスのフラグ（２３０〜２３３のいずれか）をセ
ットする。また命令発信回路２で命令が発信されると、
５ＴＡＲＴ　１ＮｓＴＲｕｃＴｉｏＮと共に信号線２１
２のアドレスが送られ、対応するフラグをリセットする
。またアドレスはレジスタＲＡＲにラッチされ、信号線
２１１のリード（ＲＥＡＤ）アドレスとして第１図のデ
ータレジスタＤＲに送られ、発信された命令で処理すべ
きデータが読み出され演算装置に送られる。また以上と
は別に、すべてのフラグ２３０〜２３３がセット状態に
なると、ＡＬＬ　Ｂ［ｌＳＹ信号がオンになる。この信
号は命令取込み回路ｌ全体を制御する制御部に送られ、
それ以上命令がレジスタｉＲｓに取り込まれるのを防止
する。

従来の計算機ではレジスタｉＲはインストラフシラン用
、レジスタＤＲはデータ用に固定され、相互に融通し合
うようなことはない。しかし科学計算機ではデータレジ
スタが多量に必要であり、事務用計算機ではインストラ
クションレジスタが多量に必要であり、一方に好適に設
計すれば他方には不十分となる。そこで本発明は制御命
令によりハードウェアを変更する。

第３図は構造変更機能を有する情報処理装置の部分構成
例として、上述したようにインストラクションレジスタ
ｉＲやデータレジスタＤＲのような情報保持部を複数持
つ装置において、それらの容量のバランスを変更可能と
したものを示す。第１図の例ではインストラクションレ
ジスタｉＲ。

〜ｉＲ３の数とデータレジスタＤＲ，またはＤ　ＲｓＯ
数は共に４個（固定）であるが、実際の命令では外部デ
ータを使わないものも多く（例えば内部レジスタのみを
オペランドとする命令）、従ってソフトウェアによって
データレジスタＤＲの使用率が異なる。そこで本例では
補助情報保持部ＳＲを設け、これをｉＲとしてもＤＲと
しても使用できるようにする。全図を通してそうである
が、第３図でも他の図と同じ部分には同じ符号が付して
あり、そして３０１〜３１３はそれぞれ第１図の信号線
１０１−１１３に対応する。データレジスタＤＲ，，Ｄ
Ｒｓは共に１段減らして３段としてあり、信号線３１３
をデコーダ３２４でデコードした出力３２７（ＤＲのＯ
〜２のアドレスを指定）によりバス線３０１上の入力デ
ータをセットするデータレジスタＤＲが選択される。３
００は構造変更信号で、レジスタＳＲ，，ＳＲ′、をそ
れぞれインストラクションおよびアドレスレジスタｉＲ
，’。

ＡＲ，’　として使う（第４図）か、４段目のデータレ
ジスタＤＲｙｘ、ＤＲｓｓとして使う（第５図）かを選
択する。つまり、信号３００が１のときは、第４図のよ
うな構成になる。これは、第３図においてセレクタ３２
０〜３２３が信号３００で切り替えられることによって
自動的に実現される。逆に信号３００がＯのときは第５
図５のような構成になる。これ↓よセレクタ３２０〜３
２３の状態が第４図と逆になることによって実現される
。３２８はデコーダ３２４の出力で、データレジスタＤ
Ｒの３、つまりＤＲ□、ＤＲｓｓを選択することを示す
信号である。なお３３１，３３２はクロックＣＬ。、Ｃ
Ｌ□、ＣＬａ５の切換えゲートである。

以上の例では第１図の命令取込み回路ｌのレジスタｉＲ
，，ＡＲ，に対し同種のレジスタｉＲ，’。

Ａ　Ｒｏ　’を追加したが、命令発信回路２内のレジス
タをｉＲ，〜ｉ　Ｒ４，ＡＲＩ−ＡＲ４のように４段構
成としてもよい、いずれの場合もデータ用に使用できる
レジスタｓＲ，，ＳＲｓを用いるので、第４図に斜線で
示すようにアドレスレジスタＡＲでは一部未使用の部分
が生ずる。

第４図の構成にした時には、第２図のフラグ制御回路５
も変更しなければならない（データレジスタＤＲＯ数が
３個に減るので）。このための変更機能部分を第６図に
示す、同図において、６２１．６３３はそれぞれ第２図
の２２１，２３３に対応する。６４０が追加となるオア
ゲートである。

６００は第３図の３００と同じ構造変更信号で、これが
１のときは、オアゲート６４０の出力が常に１となり、
第２図においてフラグ２３０〜２３３が全てセットされ
た状態、すなわちデータレジスタＤＲ（３個）が全てデ
ータで満たされた状態と等価になり、十ＡＬＬ　ＢＵＳ
Ｙ信号が１となる。

以上の実施例はハードウェアのうちのレジスタ構成を自
動的に変更する（ソフトウェアの性質によるところは後
述する）例を示したが、変更対象とするハードウェアは
これに限定されない。第７図以下はベクトルアクセス制
御装置の制御変更に適用した例である。

複数のデータ（ベクトルデータ）を高速に処理する計算
機においては、演算命令等を実行するにあたりなるべく
メインメモリ（ＭＥＭ）を使わず、内部レジスタ（ＶＲ
）だけで処理することが望まれる。ベクトルレジスタと
も呼ばれるこの内部レジスタＶＲは１つ又は複数個のエ
レメントよりなり、各エレメントに１つずつデータが保
持される。

そして、一般にはエレメントＯから順番に処理され、そ
の結果が他のＶＲに書き込まれる。このためにはＶＲＧ
数が多い程よい。複数のＶＲの集合はベクトルレジスタ
群（ＶＲＧ）と呼ばれるが、このしかし、ＶＲＧの容量
の制限あるいはソフトウェアの性質等によりＭＥＭとＶ
ＲＧとの間にはある頻度で必ずデータ転送が必要となる
。メモリアクセス制御装置（ＶＳｕ）は例えばアクセス
制御部（以後アクセスパイプあるいは単にパイプと記す
）を複数設けて上記のデータ転送を効率よく制御するよ
うにされる。

第７図はベクトルデータを高速処理する機能を備えた情
報処理装置全体のブロック図で、１１はメインメモリ（
ＭＥＭ）、１２はメモリ制御装置（ＭＣｕ）、１３はエ
レメントが１つのスカラデータを処理するスカラデータ
処理装置、１４はチャネル装置（ＣＨＰ）、１５は外部
の入出力装置（Ｉｌｏ）である。破線枠１６内がベクト
ルデータ処理装置（Ｖｕ：ベクトルユニット）で、ここ
にはベクトルレジスタ群（ＶＲＧ）１７、メモリアクセ
ス制御装置（ＶＳＵ）１８、先の例で示した命令制御装
置（Ｖｌｕ）１９および演算装置（ＶＥｕ）２０が含ま
れる。ＶＲＧｌ７は前述のように複数のベクトルレジス
タＶＲから構成されるが、演算装置２０はＶＲをオペラ
ンドとして各種演算命令等を実行する。この演算装置２
０には加算用のＡＤＤ加算機２０Ａ、乗算用のＭｕＬＴ
ｉ演算機２０Ｂ、除算用のＤｉＶｉＤＥ演算機２０Ｃが
ある。

前述した命令制御装置９はこのメモリアクセス制御装置
１８と演算装置２０への命令発信を制御する０図中、Ｉ
Ｔは命令発信、Ｄはデータ、Ｉは命令の流れを示す。

第８図はＶＲＧｌ７の構成例である。このＶＲＧｌ７に
は例えばアクセスタイムが１τ（Ｖｕのクロックサイク
ル）以下のＲＡＭを使用し、インタリーブ構成としであ
る。速ちＶＲＧを構成する各レジスタＶ　Ｒｏ〜ＶＲｚ
ｓｓの同じ番号のエレメントを１群としてバンクとし、
そしてこのバンクが８個で１つのＶＲＧが構成されるも
のとし、ＶＳＵ内の複数のアクセス制御部からのアクセ
スタイミングをこのバンク単位で異な′らせる（ずらす
）ようにする。このようにインタリーブ構成とすると、
複数のパイプ（アクセス制御部）で同時に同じＶＲＧを
かち合うことなくアクセスすることができる。第９図は
この説明図である（後述する）。

各ベクトルレジスタＶＲ０，ＶＲ，・・・・・・のエレ
メント数は可変でもよいが、簡単のため８を基本とする
。実際に有効なエレメントの数はベクトルレングスＶＬ
によって与えられる。１つのＶＲＧを構成するＶＲの数
は２５６とし、８ビツトのアドレスで指定される。エレ
メントの割り付けは、ＶＲＧが１つの場合バンクｎに対
してエレメントｎを対応させる。第８図でＥはエレメン
トで、その中の数字はエレメント番号である。

第７図の命令制御装置１９にはベクトルレングスレジス
タＶＬＲがあり、そこには制御命令によってＶＬの値が
セットされる。このＶＬは有効なエレメントの数を示す
、メモリアクセス制御装置（ＶＳｕ）１８ではＶＬで示
される数のデータをＭＥＭＩＩとＶＲＧｌ　７の間で転
送する。また演算装置２０ではＶＬで示される数のデー
タを同一命令で処理する。

第９図はベクトルレジスタＶＲの最初のエレメント（エ
レメント番号０）をアクセスするタイミングを、各アク
セス源（パイプ、演算器）ごとに規定するバンクタイミ
ングのタイムチャートで、Ｋ、　Ｅ＋、　Ｅｔ、　Ｅｓ
、　Ｌ、　Ｆｔ、　Ｆｚ、　Ｒ３の８つのタイミングが
サイクリックに繰り返される。このうちに、Ｌはパイプ
用、Ｅ、ないしＦｔ、ＥｘないしＦｔ、ＥｓないしＦ、
は演算器用で、それぞれ命令語のＲ１，Ｒ２，Ｒ３部で
指定されるＶＲをアクセスする。ｌ命令語は１バイト（
８ビツト）のオペレーシッンコード部（ＯＰ）とそれに
続く３つのベクトルオペレーション部Ｒ１，Ｒ２゜Ｒ３
（各１バイト）からなり、一般にＲ２，Ｒ３で示される
ＶＲのベクトルデータに対し、各同一番号のエレメント
ごとにＯＰで示される演算を実行し、その結果をＲ１で
示されるＶＲの同一番号のエレメントに書き込む。

第１０図は構造変更機能を有する情報処理装置の他の部
分構成例として、２パイプ型のメモリアクセス制御装置
によって１つのＶＲＧを扱う場合の制御変更機能を示し
である。同図において破線枠の１００ＤＡ、１００ＯＢ
（以下Ａ、Ｂは略す）は２台のパイプ（アクセス制御部
）で、これに制御回路等を付加すると第７図のメモリア
クセス制御装置（ＶＳｕ）８となる。１０１０　（簡単
化のため添字Ａ、Ｂは適宜省略する、他のものも同様）
は双方向バスで、ゲートの切換えによってメモリ制御装
置Ｆ：　（ＭＣＵ）ｉ　２へ入出力する双方向データを
転送する。１００１はＭＣＵ１２からのフェッチデータ
を保持するフエｙチデータレジスタ（ＦＤＰ）、１００
２は逆にＭＣＵ２へのストアデータを保持するストアデ
ータレジスタ（ＳＤＲ）１００３はデータ列を再配列す
るアライン回路（ＡＬｉＧＮ）、１００４はアラインレ
ジスタスタック（ＡＲＳ）、１０２０はベクトルレジス
タ群である。

ここまでの構成は既提案のものと同様である。

先ずその動作を説明するに、（１）データフェッチ命令
の場合には双方向バス、１０１０を通してＭＣＵ１２か
ら送られた各４工レメント分のデータはレジスタ１００
１に入り、アライン回路１００３を通して正しいエレメ
ント類に並べ変えられた後スタック１００４に保持され
る。スタック１００４に保持されたデータはＰｉｃｏ　
（ファーストイン、ファーストアウト）式に取り出され
、バンクタイムが取れた時に１エレメントごとにＶＲＧ
　１０２０の該当するＶＲに書き込まれる。（２）デー
タストア命令の場合にはバンクタイムが取れた時に１エ
レメントごとにＶＲからデータが読み出されスタック１
００４に保持される。そして、スタック１００４に保持
されたデータはＰｉｃｏ式に取り出され、アライン回路
１００３を通してメモリ１１（第７図）のアドレス順に
並べ変えられた後レジスタ１００２に入り、双方向バス
１０１０を通してＭＣＵ１２に送られる。

本例では各パイプ１００ＯＡ、１００ＯＢにゲートロジ
ック（ＧＬ）ｌｏ０５Ａ、１００５Ｂを追加してこれを
構造変更信号１０３０で制御する。

ゲートロジック１００５は入力データを出力側に伝える
か否かを制御するゲート群より成り、構造変更信号１０
３０がＯのときはゲートが閉じ、ｌのときはゲートが開
く。以下では該信号１０３０がＯのときを１バイブモー
ド、１のときを２バイブモードと呼び、各モードの動作
を説明する。

ｌパイプモード：このときはゲートロジック１００５Ａ
、１００５Ｂが閉じているので、スタックｌ　ＯＯ４Ａ
　（ＡＲＳ　Ａ）はｖＲＧ１０２０のバンク０〜３のみ
と接続され、またスタック１ｏ０４Ｂ（ＡＲＳ　Ｂ）は
ＶＲＧ１０２０のバンク４〜７のみと接続される。この
場合にはパイプ１０００Ａ、１０００Ｂは同一命令を同
時に実行できる。つまり第９図において、パイプ１００
ＯＡ、１００ＯＢ共にＫまたはＬのいずれか（一方が実
線、他方が破線）のタイミングで同時にＶＲのアクセス
を開始する。このアクセスのタイミングが２つになった
ことで、命令のタイミング待ちの時間が、２パイプモ一
ド時よりも待ち時間がかなりへる。そして、パイプ１０
０ＯＡはエレメント０から３を、またパイプ１００ＯＢ
はエレメント４から７を扱い、そこにデータをライトま
たはリードする。ＶＲのアクセス開始とはその最初のバ
ンクからのアクセス開始を示すので、これが同じである
とかち合う恐れがあるが、ＶＲをＯ〜３，４〜７の２群
に分ければそのアクセス開始バンクは０と４であり、以
後一方はｌ、　　２．　３．　　Ｏ，１，・・・・・・
、他方は５，６，７，４，５．・・・・・・と進んで行
くので、かち合うことはない。

２バイブモード：このときはゲートロジック１００５Ａ
、１００５Ｂが開くので、スタッカ１００４Ａ、１００
４Ｂは共にｖＲＧＩＯ２０のバンク０〜７と接続される
。この場合は第９図に実線で示すようにパイプ１００Ｏ
Ａとパイプ１０００Ｂでバンクタイムを異ならせ（一方
がＫで、他方力Ｌ）　、ＶＲＧ　１０２−０の同じバン
クに同時にパイプ１００ＯＡとパイプ１００ＯＢがアク
セス（衝突）することがないようにした上で、両パイプ
を独立に動作可能として同時に２命令を実行させる。

上述した各モードの長所、短所は次の通りである。ｌパ
イプモードではｌ命令しか実行できないが、ＶＲをエレ
メントＯから７までアクセスするのに４τで済む、これ
に対し２バイブモードでは同時に２命令実行できるが、
ＶＲをエレメントＯから７までアクセスするのに８τか
かる。従ってメモリアクセス命令の頻度が多い場合、２
バイブモードの方が同時に２命令実行でき有効であり、
メモリアクセス命令の頻度が少ない場合は、１バイブモ
ードの方がデータ転送量が２倍になるので有利になる。

以上、構造変更信号によってハードウェアの構造を変更
する例を２つ説明したが、次にこの構造変更信号を特殊
な制御命令を受けて発生する制御命令実行部について説
明する。第１１図はその一例である。本例の制御命令実
行部は第１図の命令制御装置に付加する形で形成される
。つまり、第１１図の１１００．１１０１はそれぞれ第
１図の命令取込み回路ｌと命令発信回路２に相当し、こ
れらで命令制御装置を構成する。従来の命令制御装置で
は命令発信回路１１０１でセレクトされた通常の命令と
データレジスタＤＲから出力されるデータは第１図と同
様に演算装置へ送られるが、本例では特殊な制御命令（
後述する）についてはこれを制御命令実行部へ送るよう
にする。

つまり、１１１０は、命令取込み回路１１００において
バッファからの命令がレジスタｉＲ６にセットされるタ
イミングに、信号線１１０２を通して送られてくる該命
令が、本発明に係る構造変更用の制御命令であることを
デコードする回路、１１２０は、命令発信回路１１０１
から信号線１１０３を通して送られて（る命令をセット
するレジスタ（ｉＲｉ）、１１３０はレジスタｉＲ，に
セットされた命令をデコードし、それぞれの命令に応じ
た信号を出力するデコーダである。１１８１〜１１８ｎ
は本発明に係る構造変更用の制御命令によって決定され
る値がセットされるラッチで、その出力（構造変更信号
）１１９１＝１１９ｎはそれぞれ定められた構造変更機
能の構造変更信号線、例えば第３図の３００１第６図の
６００、第１Ｏ図の１０３０等に接続される。

次に、各種制御命令の動作を例をあげて説明する。第１
２図は本発明に係る３種の制御命令の命令語の例を示す
。同図（ａ）のＣＤ命令（Ｃｈａｎｇｅ　Ｄｉ−ｒｅｃ
　を命令）は８ビツトの命令コードＯＰ　（Ｏｐｅｒａ
−ｔｉｏｎ　Ｃｏｄｅ）部のみから構成され、ら）のＣ
Ｂ命令（Ｃｈａｎｇｅ　ｂｙ　Ｒｅｇｉｓｔｅｒ命令）
には更に８ビツトのレジスタ指定部（Ｒ部）が、また（
Ｃ）のＣＢ命令（Ｃｈａｎｇｅ　ｂｙ　Ｂｉｔ命令）に
は多ビット（例えば２４ビツト）のビットパターン部（
Ｂ部）がそれぞれ付加される。

（ａ）のＣＤ命令はＣＤ０ＮＸまたはＣＤ０ＦＸという
形で与えられ、前者は機能Ｘのオン（ＯＮ）を、また後
者は機能Ｘのオフ（ＯＦ）を指定する。そして、機能Ｘ
がＸ＝Ａ、Ｂ、・・・・・・とある場合には命令数は各
機能について２つ、全体では機能数の２倍Ｃ００ＮＡ、
　ＣＤ叶＾、　ＣＤ０ＮＢ、　ＣＤ０ＦＢ、・・・・・
・が用意される。

つまり、このＣＤ命令はその名の通り、変更すべき機能
を直接指定する。

これに対しくｂ）のＣＢ命令はあるレジスタのアドレス
をＲ部で指定し、そのレジスタの内容に従い構造変更さ
せるものである。（Ｃ）のＣＢ命令はＢ部の各ビットが
それぞれ構造変更機能に対応し、そのｌ、０で構造変更
を指定する。従ってＢ部が２４ビツトであれば最大２４
機能の構造変更を同時に指定できる。この他にも同様の
構造変更命令の形態は考えられるが、ここでは省略する
。

第１３図は第１１図の構造変更命令デコーダ１１３０の
詳細図で、破線枠１３０１内が該デコーダ１１３０に相
当する。１３００は第１１図のレジスタ（ｉＲｉ）１１
２０に相当する。このレジスタにはＣＤ命令の場合には
ＯＦ部だけに、またＣＢ命令の場合にはＯＰとＸ部に、
さらにＣＢ命令の場合にはＯＰとｘ、ｙ、ｚ部に有効な
データがセットされる。デコーダ１３０１内の信号線１
３５１〜１３５ｎは第１１図の信号線群１１４２を構成
する゛各信号線１１８１〜１１８ｎに対応し、また信号
線１３６０は信号線１１４０に、さらに信号線１３４１
〜１３４ｎはそれぞれ信号線１１３１＝１１３ｎに対応
する。

１３２０は信号線１３０２によって伝えられる命令゛コ
ードをデコードし、第１２図に示される命令のときだけ
対応する出力他号を１にする。即ち、信号線１３２１Ｎ
〜１３２ｎＮはそれぞれＣＤ０ＮＡ　。

ＣＤ０ＮＢ、・・・・・・のとき１となり、また信号線
１３２１Ｆ〜１３２ｎＦはそれぞれＣ口ＯＦＡ、　ＣＤ
０ＦＢ、　・・・・・・のとき１となる。一方、信号線
１３３０はＣＢ命令のときｌとなり、また信号線１３３
１はＣＢ命令のときｌとなる。信号１１３１０はＣＢ命
令のＢ部を伝え、各ビット１３１１〜１３　ｉｎごとに
ゲートを通して信号線１３３１が１のときにそれぞれ信
号線１３４１〜１３４ｎに出力される。

１３５１〜１３５ｎは第１１図のクロックイネーブル信
号１１８１〜１１８ｎに相当し、命令発信制御回路から
送られる５ＴＡＲＴ　１ＮｓＴＲＵｃＴｉｏＮ信号が来
た時ＣＲ，ＣＢ命令ではすべて１になり、またＣＤ命令
ではその命令によって定められた信号のみ１となる。ま
たＣＤ命令ではＣＩ）ＯＮのときは信号線１３４１〜１
３４ｎのうち定められた信号だけが１となり、ＣＤ０Ｆ
のときは該信号が０となる。

再び第１１図に戻ると、ＣＤ、ＣＲ，ＣＢ命令が命令取
込み回路１１００内のバッファからレジスタｉＲｏにセ
ットされると同時に、シリアライズ制御回路１１１３が
起動される。このシリアライズ制御回路１１１３は第１
図１のインストラクションレジスタ（ｉＲ）に保持され
ている全命令が終了するまで後続命令の実行を禁止しく
クロツクし、をオンにしない）、すべてのレジスタｉＲ
が空き状態になると制御を終了する。またこの期間はレ
ジスタｉＲに保持されている命令はプログラム通りの順
に実行される。以上の動作を命令のシリアライズと呼ぶ
。従ってシリアライズ処理中の一番最後に実行される命
令が本発明の構造変更命令となる。この命令が実行され
る（ＳＴＡＲＴ　１ＮＳＴ−ＲｌｌＣＴｉｏＮが来る）
ときはそれ以前の命令はすべて終了しているのでハード
ウェアないしファームウェアの構造変更が可能となる。

ＣＤ命令が実行されると、第１１図の信号線１１３１〜
１１３ｎのうちその命令によって定められた信号が、Ｃ
Ｄ０Ｎのとき１　、　ＣＤ０ＦのときＯとなる（例えば
ＣＤ０Ｎ＾では１１３１が１となり、ＣＤ０Ｆ　Ｂでは
１１３２がＯになる）。またそれと同時に信号線１１４
０の値は０信号線１１４１の値は１となっているので、
信号線１１３１〜１１３ｎの値がそのまま信号線１１６
１〜１１６ｎに伝えられる。また信号線１１７１〜１１
７ｎのうち命令によって定められた信号のみ１となる（
例えばＣＤ０ＮＡ。

ＣＤ０ＦＡでは１１７１のみ１）のでラッチ１１８１〜
１１８ｎのうちその命令で変更すべき機能につながれて
いるラッチのみに値がセットされる。

ＣＢ命令が実行されるときは、あがらしめＲ部によって
指定された外部レジスタ（第１図の外部装置３内にある
）のデータが読み出され、データレジスタＤＲに書込ま
れている。次に５ＴＡＲＴ　１ＮＳＴ−ＲＵＣＴｉｏＮ
が来ると信号線１１４０の値が１、信号線１１４１のＯ
となっており、かつ信号線１１７１〜１１７ｎの値はす
べて１となる。従ってデータレジスタＤＲから読出され
たデータ１１０４の各ピッ）１１５１〜１１５ｎの値が
それぞれラッチ１１８１〜１１８ｎにセットされる。こ
の命令の実行にあたっては、あらかじめ変更すべき機能
に対応するビットの値を定めたデータをＲ部で指定され
るレジスタに書き込んでおく必要がある。

ＣＢ命令が実行されると、第１１図の信号線１１３１−
１１３ｎにはビットパターン部Ｂのビットパターンがそ
のまま現われる。このとき信号線１１４０は０１信号線
１１４１はｌとなり、また信号線１１７１〜１１７ｎは
すべて１となるのでラッチ１１８１〜１１８ｎには該Ｂ
の値がそのままセットされる。

なお第１１図および第１３図に示されるｎの値について
は構造変更機能の数だけあればよい。またＣＤ命令にお
いては、１つの命令で１つの構造を変更する場合を述べ
たが、１命令で複数の構造を変更するようにしてもよい
、同様にＣＲ，ＣＢ命令においても１つのビットで複数
の構造を変更するようにしてもよい。

発明の効果以上述べたように本発明によると、プログラマ等がソフ
トウェアを作る際に非常に有利になる。これはソフトウ
ェアの中に本発明による構造変更命令を入れることによ
り、計算機をそのソフトウェアに最も適した構造に変更
できるからである。但し、次の２点には留意する必要が
ある。（ｉ）本発明を有効に利用するためには、プログ
ラマが構造変更の対象となるハードウェアないしファー
ムウェアに対するある程度の知識を持たねばならない。

（ｉｉ　）本発明による命令が実行される時、それによ
る時間ロスが出る。

上記２点に対する対策を以下に述べる。（ｉ）に関して
は、Ｏ８（オペレーティングシステム）を作るプログラ
マは本来ある程度ハードウェアの知識を持っているので
、Ｏ３においては問題とならない。それ以外の一部ユー
ザ等では、それなりの知識を持ったプログラマが自己の
ソフトウェアをさらに高速にしようとした時に利用すれ
ばよい。

（ｉｉ　）に関しては、本発明による命令を頻繁に使う
と全体として性能ダウンにつながるので、構造変更した
ことによる利点が該命令実行によるロスに比して大きく
なるためには、該命令の頻度を少なくする必要がある。

しかし、例えば高速化をねらった科学技術用計算機等で
は、もともと構造変更の頻度は少な（てよいのでロスは
非常に小さ（なる、しかも、多数のデータを１命令で処
理するベクトル命令等に比べると本発明の命令の実行時
間は非常に小さいので（ｉｉ）のロスは問題にならない
。また汎用機においても、例えばそれをＴＳＳ利用して
いる時などプログラムが変わった時には、もともとその
ための時間ロスがかなり大きいので、その時点で本発明
の命令を実行すれば（ｉｉ）のロスは無視できるＬヨど
の小さいものとなる。

以上により本発明はその利用を効果的に行なうことによ
り、前述の大きなメリットが得られる。

【図面の簡単な説明】

第１図は構造変更機能のない従来の命令制御装置の一例
を示す構成図、第２図はそのフラグ制御回路の詳細図、
第３図は上記の命令制御装置の一部を構造変更可能とし
た構成図、第４図および第５図はその要部の構造変更状
態を示す説明図、第６図は第４図の構造変更に伴うフラ
グ制御回路への追加部分を示す要部構成図、第７図は複
数のデータを高速処理する情報処理装置全体の概略構成
図、第８図はそのベクトルデータ処理装置内に設けられ
るベクトルレジスタ群の説明図、第９図は該レジスタ群
へのアクセスタイミングを示すタイムチャート、第１０
図は該ベクトルデータ処理装置内に設けられるメモリア
クセス制御装置の一部を構造変更可能とした構成図、第
１１図は構造変更命令をデコードして各種構造変更信号
を発生する制御命令実行部の例を示す構成図、第１２図
は本発明の制御命令（構造変更命令）の各側を示す説明
図、第１３図は構造変更命令デコーダの詳細図である。図面でＯＰは制御命令の命令コード部、Ｒはレジスタを
指定する部分、Ｂはビットパターン部である。第１図

Claims

【特許請求の範囲】

（１）複数のアクセスパイプと、複数バンクからなるメモリと、前記複数バンクに対し、複数のアクセスパイプ毎に複数
のアクセスタイミングを決められている複数のバンクか
らなるメモリと、前記複数のアクセスパイプはそれぞれ前記複数バンクを
重複しない様に前記タイミングに従ってアクセスするモ
ードと、前記複数のアクセスパイプのうち一つのアクセスパイプ
が、前記複数のアクセスタイミングのタイミング全ての
点又は何れかのタイミングに於いて、前記複数バンク全
てにアクセスするモードとを切り替える為の変更機能と
を有し、前記変更機能は制御命令によって起動するようにしてな
ることを特徴とする情報処理装置。
（２）制御命令がその命令コード部で直接もしくは複数
の構造変更機能を起動するものであることを特徴とする
、特許請求の範囲第１項記載の情報処理装置。
（３）制御命令がレジスタを指定する部分を有し、該レ
ジスタの内容に従って構造変更機能を起動させるもので
あることを特徴とする、特許請求の範囲該１項及び第２
項記載の情報処理装置。
（４）制御命令が１もしくは複数の構造変更機能を起動
するビット部を有し、任意のビットで対応する構造変更
機能だけを起動するものであることを特徴とする、特許
請求の範囲第１項ないし第３項記載の情報処理装置。