JPH02210633A

JPH02210633A - 走査型トンネル電流演算処理装置

Info

Publication number: JPH02210633A
Application number: JP3033989A
Authority: JP
Inventors: Hiroshi Kajimura; 梶村　宏; Toshihito Kawachi; 河内　利仁; Akitoshi Toda; 戸田　明敏; Yasuo Isono; 磯野　靖雄; Yoshiyuki Mimura; 三村　義行; Hiroko Ota; 大田　浩子; Ryohei Shimizu; 良平清水
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1989-02-09
Filing date: 1989-02-09
Publication date: 1990-08-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、たとえばＩＣプロセスを用いて基板上に形
成された走査型のトンネル電流探針と記録体、とからな
る記憶装置に対し、上記記録体に情報を書込むための、
また上記記録体から情報を読出すための、上記走査型記
録体に適合した信号処理回路を備える走査型トンネル電
流演算処理装置に関する。

（従来の技術）周知のように、試料とトンネル電流探針との間に直流電
圧を印加し、その探針の先端を試料表面から数ｎｍ程度
の距離に接近させると、トンネル現象によって試料表面
と探針との間を電子が移動する。このトンネル電流値は
、探針および試料間の距離に大きく左右される。

そこで、探針の先端を１μｍと鋭くし、その試料の原子
構造との接近部を探針構成原子１個が突き出しているよ
うに処理するとともに、両者間のトンネル電流検出回路
にサーボ回路を付加して両者間距離を制御する圧電アク
チュエータを駆動するようにした走査型トンネル顕微鏡
（ＳＴＭ）が実現されている。この種のＳＴＭにおける
探針の上下駆動は、試料の原子構造プロファイルに対応
したものとなる。よって、探針を試料表面に沿って２次
元に走査させることにより、トンネル電流の変化と合わ
せて原子構造を３次元空間として出力することができる
。

また、探針および試料間を流れるトンネル電流の関係は
、両者を構成する物質のそれぞれの仕事関数に依存する
ことも分かつている。したがって、探針が走査される間
に探針から得られる電流は、試料に刻まれた凹凸情報で
あるか、試料物質の原子の種類または試料表面にトラッ
プされた電荷のいずれかによって変化される。

第９図は、公知の走査型トンネル顕微鏡を概略的に示す
ものである。第９図においては、探針Ｔ（ｉｐ）と試料
Ｍの表面に直流電圧ＶＢを印加し、探針Ｔ（ｉｐ）の走
査中に検出されたトンネル電流１ｂの変化に相当する入
力端子を、リファレンス電圧Ｖｒｅｆで調節したプリア
ンプＰＡに供給する。そして、このプリアンプＰＡより
出力される制御電圧Ｖｅを適宜なサーボ係数（Ｋｌ、（
’に２　）　／　Ｓ’）を有するサーボ回路ＳＣに供給
する。さらに、上記サーボ回路ＳＣからの出力を、探針
Ｔ（ｉｐ）に連動する圧電トランスジューサＴＤに印加
する。これにより、探針Ｔ（ｉｐ）と試料Ｍ間の距離を
一定にすることで、前記トンネル電流１ｂは一定に保た
れる。

一方、ＳＴＭによってシリコン基板上に直接ノくターン
を描く試みがなされている。たとえば、Ｊ、　Ｖａｃ、
　Ｓｃｉ、　Ｔ　ｃｈｎｏｌ、　Ｂ　　　Ｖｏｌ、　４
ｋｌ　　、　　Ｊａｎ／Ｆｅｂ、　　１９８６に、Ｍ、
Ａ。

Ｍ　ｃ　Ｃｏ　ｒ　ｄ等によってシリコン基板上の金蒸
着薄膜に、印加エネルギーＩＱｅＶでのＳＴＭの走査後
によるトラックが刻まれた報告がなされている。また、
同誌には、ｌＱｎｍｄｅｃｏｓｅｎｏｉｃＬＢ膜への２
５ｖ。

１２ｎＡのビームによる書込み線の報告がされている。

さらに、スタンフォード大学のＣ，Ｆ、　　クェート、
ドブリック、アルバート等によって、ＩＣプロセスによ
り構成されたＺｎ２０を圧電体とする、２０８ｍＸ２０
０μｍＸ５μｍサイズの圧電体駆動カンチレバーの先端
に、同じＩＣプロセスで小孔をマスクとして蒸着植体で
ある先鋭な探針を構成してなるＳＴＭ（マイクロＳＴＭ
）が報告されている。

（発明が解決しようとする課題）上述したように、ＳＴＭの周辺技術環境において、ＳＴ
Ｍによるシリコン基板上への表面の凹凸や電荷のトラッ
プなどによる情報の書込みまたはそれらの読出しは公知
であり、ＳＴＭによる記憶装置を構成できる。しかも、
ＩＣプロセスによる上記のカンチレバータイプのＳＴＭ
の出現は、多数のＳＴＭからなる大容量の記憶装置とそ
の他の回路とを組合わせることにより、演算処理装置を
構成することを可能とする。

この発明は、３７Ｍ記憶装置と信号処理回路とを組合わ
せ、３７Ｍ記憶装置の読み書き情報の信号処理に適した
効率の良い走査型トンネル電流演算処理装置を提供する
ことを目的としている。

（課題を解決するための手段）上記目的を達成するために、この発明の走査型トンネル
電流演算処理装置にあっては、ＩＣ基板上にカンチレバ
ータイプのＳＴＭを構成するとともに、その基板上に、
情報がトンネル電流の変化として記録される記録体より
トンネル電流の変化または記録体上の凹凸の変化を検出
して情報を読出す読出し手段、情報の書込み手段、ＳＴ
Ｍカンチレバー走査同期制御のための回路などに加え、
クロックにより信号シフト動作が簡単に得られる入出力
演算手段を、前記読出し手段または／および前記書込み
手段に接続して配設する構成とした。

（作用）上記のように、３７Ｍ記憶装置と人出力演算手段とを組
合わせることにより、両者はいずれもクロックで制御さ
れるものであり、また情報演算処理が可能とされるもの
でもあるため、アナログ演算処理が高速に行い得るもの
である。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明の走査型トンネル電流演算処理装置
を概略的に示すものである。この走査型トンネル電流演
算処理装置は、第１のＩＣ基板１０上に圧電素子によっ
て走査駆動可能に構成された第１のカンチレバー１１と
、たとえば第２のＩＣ基板２０に圧電素子によって走査
駆動可能に構成された第２のカンチレバー２１とが直交
されて、上記基板１０．２０相互が上下に配置された構
成とされている。また、上記第１のＩＣ基板１０上には
、ＣＣＤ回路１２、前記圧電素子の走査やＣＣＤ回路１
２などを制御する制御回路１３、および前記第９図に示
したようなプリアンプや後述する書込み回路、サーボ回
路などを備える駆動回路１４が配設されている。

第２図は、上記第１．第２のカンチレバー１１゜２１の
構成を示すものである。上記第１のカンチレバー１１に
はその先端に位置して自由端領域１１０が設けられ、ま
た第２のカンチレバー２１にはその先端に位置して自由
端領域２１０が設けられている。上記自由端領域１１０
と２１０とは互いに上下の関係で相対峙するように配置
されるものであり、その重なり合う領域が走査領域とな
っている。

上記ｍｌのカンチレバー１１には、その走査領域の下面
に複数のトンネル電流探針１１１１゜１１１２　ｒ　〜
、１１１ｎが配設されている。これらの探針１１１１，
１１１２．〜．１１１ｎは、その走査方向に所定の距離
、たとえば走査振幅とほぼ等しい間隔をもって配設され
ている。また、上記探針１１１１，１１１２１〜１１１
ｎは、第１のカンチレバー１１の長手方向に対しても上
記と同様な間隔で配設されている。

上記第２のカンチレバー２１には、その走査領域の上面
に記録体（記録媒体）２１１が設けられている。この記
録体２１１は、書込みデータに応じた情報が、たとえば
電荷や磁気ドメインを選択された媒体表面に分子サイズ
の格子状として形成されるようになっている。そして、
上記探針１１１１，１１１２．〜，１ｌｌｎと記録体２
１１とは充分に接近されるようになっている。

ここで、第１のカンチレバー１１における圧電体と電極
との配置について説明する。第１のカンチレバー１１に
おいて、２つの圧電体（たとえば、Ｚｎ２０層）１１２
ａ、１１２ｂは、上下のＡｌｌ！極層１１３（便宜上、
図面では下側のＡｆＩ電極層１１３は示していない）お
よび中間のＡＩ電極層１１４の平面複数パターンによっ
て挟まれ、３体の分離・独立した圧電駆動体を形成して
いる。

上下のＡｊ７電極層１１３の、第１のカンチレバー１１
をその長手方向に３分するように配置された電極パター
ン１１３ａ、１１３ｂ、１１３ｃは２組の圧電駆動体を
形成している。すなわち、電極パターン１１３ｂ（上下
のＡｌ電極１１３ｂ。

１１３ｂ）の１組は、Ａｊ７電極層１１４をコモン電極
として、それぞれリード線を介して接続される駆動回路
１４による逆相の電圧印加により、長手方向に一方が伸
長、他方が収縮し、カンチレバー１１を２方向に湾曲せ
しめるための電極である。

また、電極パターン１１３ａ、１１３ｃのペア（上下の
１電極１１３ｇ、１１３ａとＡｌ電極１１３ａ、１１３
ｃのペア）の１組は、カンチレバー１１をＹ方向に湾曲
動作させるための駆動回路１４に接続された電極である
。

一方、第２のカンチレバー２１において、上下に相対し
て設けられたＡｊ電極Ｊｌ（便宜上、図面では下側のＡ
Ｉ電極層は示していない）２１２の各電極パターン２１
２ａ、２１２ｂは圧電体（Ｚｎ２０層）２１３を挾み、
第２のカンチレバー２１全体を縦方向に２分して１組の
圧電駆動体を構成している。すなわち、上記電極パター
ン２１２ａ、２１２ｂのペア（上下のＡｌ電極２１２ａ
、２１２ａとＡｆＩ電極２１２ｂ。

２１２ｂのペア）は駆動回路１４に接続され、それぞれ
の駆動体に印加される逆相の電圧により長手方向に一方
が伸長、他方が収縮し、カンチレバー２１をＸ方向に湾
曲動作させるための電極である。

また、この実施例においては、上記トンネル電流探針１
１１．．１１１２．〜，１ｌｌｎが、第１のカンチレバ
ー１１の走査領域の下面に、第２のカンチレバー２１の
走査領域の上面に対応するように、その走査方向に所定
の間隔をもって配設されている。すなわち、カンチレバ
ー１１の幅の走査方向（Ｙ方向）に対しては走査振幅に
相当するＩＣプロセスのパターンサイズで、またカンチ
レバー１１の長手方向（Ｘ方向）に対しても同様の間隔
で密に配設されている。これらのトンネル本流探針１１
１．．１１１２．〜，１ｌｌｎは、多数の小孔を格子状
に有するマスクを通して金属蒸着を繰返すことにより、
コーン状に形成される。

一方、第２のカンチレバー２１の自由端領域２１１の、
前記探針１１１１，１１１２．〜１１１ｎに相対する面
には記録体２１１が設けられており、この記録体２１１
には前記探針１１１１．１１１２．〜．１１１ｎのそれ
ぞれに対応する各領域２１１１，２１１２．〜２１１ｎ
ごとにデータが書込まれるようになっている。なお、こ
の場合、上記領域２１１．。

２１１２、〜，２１１ｎのそれぞれが後述するＳ７Ｍユ
ニットを構成し、さらにたとえば列方向における複数の
領域群１２４により後述の８７Ｍメモリブロックが構成
される。

このようにして構成された第１および第２の基板１０．
２０を、第２の基板２ｏを下、第１の基板１０を上にし
て、各カンチレバー１１．２１の自由端領域１１０．２
１０相互を対応させて重ね合わせることにより、この発
明の一実施例が実現される。

なお、前記トンネル電流探針１１１１１１１２、〜．１１１ｎを第２のカンチレバー２１に、
記録体２１１を第１のカンチレバー１１に配置すること
も可能である。また、第２の基板２０を上、第１の基板
１０を下にして、各カンチレバー１１．２１の自由端領
域１１０．２１０相互を対応させて重ね合わせることも
できる。

第３図は、前記ＣＯＤ回路１２、制御回路１３、および
後述するＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　１ｎ−Ｎｒｓｔ
ｏｕｔ　）のブロック構成を具体的に模式化して示すも
のであり、第４図に示すＣＣＤブロック１２１、Ｓ７Ｍ
メモリブロック１２４、およびその周辺の回路構成を概
略的に示すものである。

第３図において、１２１はＣＣＤブロックであり、ｎ個
の表面チャンネル型ＣＣＥ）アレイ１２１、．１２１２
，１２１３．〜．１２１ｎなどからなる。このＣＣＤブ
ロック１２１の各アレイ１２１＋　、１２１２　＋　１
２１３、〜，１２１ｎは、たとえば３相のＣＣＤクロッ
ク発生回路１２２によって制御され、情報を各ＣＣＤ出
力ダイオード１２３１．１２３２　＋　　１２３３、〜
１２３ｎに対してパラレルに出力するようになっている
。また、上記ＣＣＤブロック１２１は、そのアレイ部の
前半部分が受光部１２１ａ、後半部分が転送部１２１ｂ
とされている。

一方、１２４は前述した複数の領域によフて構成される
８７Ｍメモリブロックであり、ｎ個のＳ７Ｍユニット（
領域）２１１□、２１１２゜２１１３、〜，２１１ｎか
らなる。このメモリブロック１２４の各ユニット２１１
０，２１１□。

２１１３、〜，２１１ｎは、ＳＴＭ走査同期制御回路１
２５からの書込み制御パルスによってそれぞれの情報書
込み回路１２６＋、１２６２゜１２６３、〜．１２６ｎ
が制御され、これにより前記第１のカンチレバー１１上
に設けられたトンネル電流探針群１１１　（１１１＋　
、１１１２．〜１１１ｎ）の対応する探針が動作される
ことによって所定の位置から情報の書込みが行われる。

また、上記各Ｓ７Ｍユニット２１１１，２１１２゜２１
１３、〜，２１１ｎは、前記ＳＴＭ走査同期制御回路１
２５からの読出し制御パルスによってそれぞれの読出し
増幅器１２７．．１２７□。

１２７、、〜，１２７．が制御され、これにより前記ト
ンネル電流探針群１１１の対応する探針が動作されるこ
とによって所定の位置から情報の読出しが行われる。な
お、これら情報の書込みま。

たは読出しは、システムコントローラとしてのＣＰＵ１
２８からのモード信号が供給されるモード選択回路１２
９、およびＣＰＵＩ　２８からのブロック選択信号が供
給されるＳＴＭブロック選択回路１３６により制御され
る。また、各ユニット２１１１．２１１２　＋　２１１
３１〜，２１１．の容量は、走査ストロークを１１００
ｎとした場合、ｌｎｍの密度で、２次元（ｘ、ｙ）のシ
リアル記録空間に１００００　（点）デジットを有する
。

前記ＣＯＤブロック１２１のｎ個のＣＯＤ出力ダイオー
ド１２３１．１２３２，１２３．、〜１２３ｎと、ｎ個
の８７Ｍユニット２１１１゜２１１２．２１１３１〜．
２１１ｎを備える８７Ｍメモリブロック１２４とを接続
するパラレルインターフェイス回路１３０は、ＣＣＣＤ
−５Ｔ同期制御回路１３１の制御による所定のタイミン
グで、上記ＣＣＤ出力ダイオード１２３１゜１２３２．
１２３３．〜，１２３ｎを介して送られる情報を各ペア
ごとに対応する情報書込み回路１２６、．１２６２．１
２６３．〜，１２６ｎに出力するようになっている。こ
こでは、たとえばＣＯＤの転送スピード（ｆｃ）とＳＴ
Ｍの書込みスピード（ｆ　ｔ）との関係が整数倍（ｆ、
、ｔ　−ｎｆｃ（ｎは整数））となるように制御される
。

したがって、各ＣＣＤアレイ１２１１，１２１２　。

１２１３、〜．１２１．の１転送容量を１０００（画素
）デジットとし、ｆｃ−１００ＫＨｚの速度にて転送す
ると、ｎ−１０の場合、ＳＴＭの走査中にｆｔ−ＩＭＨ
ｚのクロックにより書込みが行われる。この時、シリア
ル記録空間には１対１０のインターリーブで書込みが行
われ、１０回のパラレル転送によってＳＴＭメモリブロ
ック１つで１０フレームの画像が記録できる。

一方、パラレルインターフェイス回路（Ｐ　Ｉ　Ｆ）１
３２は、上記読出し増幅器１２７１，１２７２゜１２７
３、〜．１２７．からの情報を、アナログバス１３３、
または後述するスイッチトキャパシティ回路の延長とし
てのＡ／Ｄ変換器１３４を介してデジタルバス１３５に
出力するようになっている。

なお、パラレルインターフェイス回路１３０．１３２、
および１３７は、デジタル信号をも取扱うことが可能な
、たとえばＭＯＳ型のスイッチトキャパシティ回路（Ｓ
Ｃ回路）により構成されている。

また、上記パラレルインターフェイス回路１３０．１３
２、および８７Ｍメモリブロック１２４は、前記ＣＰＵ
１２８に接続されたＳＴＭブロック選択回路１３６の制
御によって選択されるようになっている。

ここで、第５図を参照して情報の読出し動作について説
明する。情報を読出す場合、まず駆動回路１４によって
、第１．第２のカンチレバー１１゜２１にそれぞれ配設
された電極パターン１１３ｇ。

１１３ｃおよび２１２ｇ、２１２ｂに逆相の電圧を交互
に印加せしめる。これにより、第１のカンチレバー１１
はＹで示す方向に振動し、また第２のカンチレバー２１
はＸで示す方向に振動する。

このとき、駆動回路１４が、それぞれの周期を定めて同
期を取ることにより、第１のカンチレバー１１の自由端
領域１】０にあるトンネル電流探針群１１１（１１１，
〜１１　ｉｎ　）が、それぞれ相対する第２のカンチレ
バー２１の自由端領域２１０上の記録体２１１を走査す
る。

また、上記駆動回路１４によって、トンネル電流探針群
１１１（ｉ−ｎ／２）のたとえば中央のトンネル電流探
針からのトンネル電流をサーボし、このサーボ電圧を第
１のカンチレバー１１の電極パターン１１３ｂに印加す
る。これにより、第１のカンチレバー１１が上下方向、
つまり第２図に２で示す方向に駆動され、前記トンネル
電流探針群１１１と記録体２１１との距離が所定の間隔
に保持される。

この状態において、ＣＰＵ１２８からのモード信号によ
ってモード選択回路１２９が制御されるとともに、ＳＴ
Ｍ走査同期制御回路１２５からの読出し制御パルスが、
ＳＴＭブロック選択回路１３６によって選択された８７
Ｍメモリブロック１２４の読出し増幅器群１２７　（１
２７ｚ〜１２７ｎ）に供給される。これにより、上記Ｓ
ＴＭブロック選択回路１３６によって選択された８７Ｍ
メモリブロック１２４は、トンネル電流探針群１１１に
より図示矢印ｉ方向に走査される間に、各３７Ｍユニッ
ト２１１１〜２１１ｎに対応する探針によって情報が読
出される。

このようにして、上記探針群１１１の走査移動中におい
て、上記ＳＴＭブロック選択回路１３６によって選択さ
れた８７Ｍメモリブロック１２４に属する複数の探針か
らのトンネル電流が読出し増幅器群１２７によって検出
され、そのトンネル電流の変化がパラレルインターフェ
イス回路１３２よりアナログバス１３３、またはＡ／Ｄ
変換器１３４を介してデジタルバス１３５に出力される
。これにより、上記記録された情報が、アナログ記録デ
ータｒ２０．０．５．０．０゜１、・・・」、またはデ
ジタル記録データ「１６０．１．０，０．１．・・・」
として読出される。

次に、第６図を参照して情報の書込み動作について説明
する。情報を書込む場合、第１のカンチレバー１１の自
由端領域１１０にあるトンネル電流探針群１１１が第２
のカンチレバー２１の自由端領域２１０上の記録体２１
１を走査している状態において、ＣＰＵ１２８からのモ
ード信号によってモード選択回路１２９が制御されると
ともに、ＳＴＭ走査同期制御回路１２５からの書込み制
御パルスが、ＳＴＭブロック選択回路１３６によって選
択された８７Ｍメモリブロック１２４の情報書込み回路
群１２６　（１２６１〜１２６．）に供給される。これ
により、上記ＳＴＭブロック選択回路１３６によって選
択された８７Ｍメモリブロック１２４は、トンネル電流
探針群１１１により図示矢印Ｕ方向に走査される間に、
各３７Ｍユニット２１１１〜２１１ｎに対応する複数の
探針により情報が書込まれる。

このようにして、上記探針群１１１の走査移動中におい
て、ＣＯＤ出力ダイオード群１２３（１２３，〜１２３
ｎ）を介してパラレルインターフェイス回路１３０に転
送される情報が、ＣＯＤ−ＳＴＭ同期制御回路１３１の
タイミングで各情報書込み回路群１２６　（１２６１〜
１２６ｎ）に供給される。これにより、上記ＳＴＭブロ
ック選択回路１３６によって選択された８７Ｍメモリブ
ロック１２４に属する探針によって、各ユニット２１１
１〜２１１ｎに上記書込むべき情報が、アナログ記録デ
ータｒ１５．０゜１０、Ｊ、またはデジタル記録データ
ｒ１．０゜１、・・・」としてシリアル記録され、全体
としてｎ個のパラレルブロック記録が行われる。

第７図は、トンネル電流探針の１つが８７Ｍメモリブロ
ック１２４の対応する３７Ｍユニット（たとえば、８７
Ｍユニット２１１１）を走査することによって記録され
た情報の一例を示すものである。第７図において、上記
探針は書込み開始位ｌＳｔより実線で示すベクトルｕ　
（ｘ、ｙ）のように移動し、点で示す情報を書込んでい
くようになっている。この場合、書込み開始位置Ｓｔの
方向と終了位置の方向とを揃えることで、書込み開始位
置（または読出し開始位置）Ｓｔへの復帰時間が短縮で
きる。

第８図は、上記のようにして書込まれた情報を読出す場
合の探針の移動ベクトルを示している。

この実施例においては、読出しベクトルを一点鎖線で示
すと、同図（ａ）または（ｂ）に示すように、Ｆ　Ｉ　
Ｆ　Ｏ（ＰＩｒｓＬ　Ｉｎ−Ｆｉｒｓｔ　ｏｕｔ）また
はＬ　Ｉ　Ｆ　Ｏ（Ｌａｓｔ　Ｉｎ−Ｆｉｒｓｔ　ｏｕ
ｔ　）による記録の方式が、前記ＳＴＭ走査同期制御回
路１２５の制御により可能とされている。勿論、前記Ｓ
ＴＭ走査同期制御回路１２５の制御により、走査の途中
から開始位置Ｓｔへの短縮復帰もできる。

上記したように、ＳＴＭからなる大容量の記憶装置と、
その他の回路、たとえばＣＯＤ回路などのＳ７Ｍ記憶装
置との読み書き情報信号の処理に適した信号処理回路を
組合わせることにより、高速度にて演算処理が行い得る
ようにしたものである。すなわち、Ｓ７Ｍ記憶装置に必
要なトンネル電流検出回路、情報書込み回路、ＳＴＭ走
査同期制御回路などに加え、クロックにより信号シフト
動作が簡単に得られるＣＯＤ回路を、前記トンネル電流
検出回路または情報書込み回路に接続した状態で同一基
板上に配設することにより、情報の入出力を行うことが
できるようにしている。また、前記トンネル電流検出回
路の後に同じくクロック動作で作動するスイッチトキャ
パシティ回路を有し、トンネル電流を入力とする電流回
路からＡＮＤ１０Ｒ回路を、さらにこれと信号反転回路
とを併せることによって複数のＳＴＭに対する情報出力
のための論理回路を構成するようにしている。

上記８７Ｍ記憶装置は、記録体上を所定の走査速度Ｖｓ
での移動中において、所定の時間間隔’ｒｐ　　（クロ
ック周波数ｆ　ｔ−１／　（Ｔｐ））によりパルス幅Ｔ
ｄで情報を記録する。一方、ＣＣＤ回路における情報入
力や情報転送には、三相、二相、疑似−相、および四相
転送などの種々の方法がある。今、このＣＣＤ回路のク
ロック周波数をｆｃとし、この発明の特徴であるパラレ
ル転送を前提とすると、１つのＣＣＤ回路に１つの８７
Ｍ記憶装置を対応させた場合、各対応ユニットごとにシ
リアル記録が行える。このように、両者はともにクロッ
クで制御される装置であり、またアナログ処理が行える
装置でもあるため、簡単に高速演算処理が実現できる。

すなわち、前記８７Ｍ記憶装置では、情報書込みの大き
さに応じて、トンネル電流によるアナログ信号記録が行
える。また、ＣＣＤ回路もアナログ信号処理が可能であ
るため、アナログ入力情報をＣＣＤ回路によって転送出
力後、簡単なインターフェイス回路により、Ａ／Ｄ変換
器を用いることなく、８７Ｍ記憶装置の記録体上に高速
にアナログ記録が行える。

また、ＳＴＭ記録アナログレファレンス信号源回路と併
せることにより、上記の各回路間で多値論理回路を構成
することができる。

さらに、前記ＣＣＤ回路は、光センサ機能を併せもつこ
とができるため、画像入力から画像演算処理にいたるま
で、多機能１チツプ処理回路が簡単に構成できる。

なお、この発明は上記実施例に限定されるものではなく
、発明の要旨を変えない範囲において、種々変形実施可
能なことは勿論である。

（発明の効果）以上、詳述したようにこの発明によれば、ＳＴＭからな
る大容量の記憶装置と、その他の信号処理回路とを組合
わせることにより、８７Ｍ記憶装置の読み書き情報の信
号処理に適した効率の良い走査型トンネル電流演算処理
装置を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例である走査型トンネル電流
演算処理装置を分解して示す構成図、第２図は走査型ト
ンネル電流演算処理装置のカンチレバーを取出して示す
斜視図、第３図は回路の構成を概略的に示すブロック図
、第４図は全体的な回路構成を示すブロック図、第５図
は情報の読出し動作を説明するために示す図、第６図は
情報の書込み動作を説明するために示す図、第７図は書
込み時のトンネル電流探針の走査と記録された情報の一
例を示す図、第８図は書込み時と読出し時とにおけるト
ンネル電流探針の走査の一例を示す図であり、第９図は
従来技術とその問題点を説明するために示す図である。１０・・・ＩＣ基板、１１・・・第１のカンチレバー１
２・・・ＣＣＤ回路、１３・・・制御回路、１４・・・
駆動回路、２０・・・ＩＣ基板、２１・・・第２のカン
チレバ１１１　（１１１＋　、１１１２．１１１３．〜
１１１ｎ）・・・トンネル電流探針、１２１・・・ＣＣ
Ｄブロック、１２１１＋　　１２１２　＋　　１２１３
、〜１２１、・　ＣＣＤアレイ、１２４−３　Ｔ　Ｍメ
モリブロック、１２５・・・ＳＴＭ走査同期制御回路、
１２６　（１２６１，１２６２，１２６３，〜１２６ｎ
・・・情報書込み回路、１２７　（１２７１゜１２７２
．１２７３．〜，１２７ｎ）・・・読出し増幅器、１２
８・・・ＣＰＵ、１３１・・・ＣＣＣＤ−５Ｔ同期制御
回路、２１１・・・記録体、２１１１２１１２．２１１
３　、〜，２１１１　・・５７Ｍユニット（領域）。出願人代理人　弁理士　坪井　　淳第図第図（７′ゾタルムご１時２０（アナログ１已鋒）第図Ｂぐｒブタノ４己会象）１５　　（７ｒＯ’７”！ｅｌｌｔ）第６図（ａ）第図第８図（ｂ）

Claims

【特許請求の範囲】ＩＣ基板上に構成され、圧電素子によって走査駆動され
るカンチレバー体と、このカンチレバー体の先端に設けられたトンネル電流探
針と、このトンネル電流探針に対向して設けられ、前記探針と
の相対的移動による前記探針の走査によりトンネル電流
の変化を生じせしめるように情報が記録される記録体と
、前記ＩＣ基板上に設けられ、前記トンネル電流探針から
の電流を検出して情報を読出す読出し手段と、前記トンネル電流探針により前記記録体に情報を書込む
書込み手段と、これら書込み手段または／および読出し手段に接続され
、クロックで作動する入出力演算手段と前記圧電素子の
駆動と、前記書込み手段、読出し手段および入出力演算
手段を制御する制御回路とを具備したことを特徴とする走査型トンネル電流演算処
理装置。